一种电源钳位静电放电保护电路的制作方法
【专利摘要】本发明公开了一种电源钳位静电放电保护电路，其包括瞬态触发模块、钳位晶体管开启模块、钳位晶体管关断模块和钳位晶体管。所述瞬态触发模块用于根据所述电源管脚VDD受到的电压脉冲上升时间，判断是否为静电放电冲击；并下发响应信号；所述钳位晶体管开启模块用于根据响应信号开启所述钳位晶体管Mbig；所述钳位晶体管关断模块用于根据响应信号关断所述钳位晶体管Mbig；所述钳位晶体管Mbig开启时，用于泄放静电放电冲击带来的静电电荷。本发明通过引入电流镜，以及PMOS晶体管做等效电阻，大大减小了静电放电保护电路面积，同时晶体管开启时间更长，泄放静电电荷速度更快、更充分。
【专利说明】-种电源钳位静电放电保护电路
【技术领域】
[0001] 本发明涉及集成电路【技术领域】，更具体涉及一种电源钳位静电放电保护电路。
【背景技术】
[0002] 在CMOS集成电路中，随着制造工艺的不断进步，器件的特征尺寸正在不断减 小，以降低芯片工作电压减小功耗，然而器件的栅氧化层的不断变薄，导致其击穿电压 变得更低。集成电路芯片在制造、封装和工作中，都有可能遭受到不同强度的静电放电 (Electronic Static Discharge, ESD)冲击，为了保护芯片内部电路不受ESD冲击影响导致 功能出错或者损坏，高效的电源钳位ESD保护电路在一款成功的芯片中是不可或缺的。
[0003] 有效的ESD保护电路结构，在ESD冲击来临时，其本身能够迅速开启，为静电电荷 泄放提供一个低阻通道，使大量静电电荷以大电流形式被泄放掉，同时，电源引脚VDD上的 钳位电压也需要仔细设计，避免闩锁问题的出现。而在芯片上电和芯片正常工作状态中， ESD保护电路应该保持严格的关闭，减少漏电流，避免误触发。同时，泄流器件的开启速度、 开启是否充分以及芯片面积都是重要的设计指标。
[0004] 设计中多用RC(电阻-电容）及类似结构来完成泄流器件的触发，因为其触发速 度快于DC纯直流触发。RC时间常数是个重要的设计指标，为避免误触发，常常将其数值设 计得比较小，但同时也需要保证泄放器件有足够的开启时间；其次，为避免误触发后进入闩 锁状态，一个有效的关断机制也需要被考量。大尺寸的NM0S晶体管常常被用作泄流器件， 其开启电路和关断电路在很多设计中也被独立开来，而不是靠大的RC时间常数过去后再 关闭，这样可以有效减少面积；而CMOS器件的开启等效电阻，在尺寸不大的情况下却能提 供大的电阻数值，在特定情况下可以代替电阻实现指定功能。
[0005] 图1所示为一种比较典型的多重RC电源钳位ESD保护电路，其中大尺寸NM0S晶 体管M bbig作为泄流器件，当ESD脉冲打到电源管脚VDD时，V不能立即跟随VDD上升，在 初始阶段保持低电平，经过两级反相器INVV1 (MPP1，MNN1)和INVV2 (MPP2, MNN2)，将MPP3的栅极拉 至IJ低电平，从而打开MPP3，将M bbig栅极电压Vee拉到VDD，Mbbig迅速开启以泄放静电电荷。值 得注意的是，此时M NN3因栅极电压为0而保持关闭，之后，Vra逐渐上升，MPP3逐渐关闭，V ee 也随着VDD减小而减小。当时间常数过去后，Vra因电容CP1充电完成而变成逻辑高电平， 从而关闭M PP3，此时MNN3同样关闭，因而Mbbig的栅极处于悬置状态，较于以前的设计，能够 保持较高电压。反相器INVV1的输出因此为低电平，开启M PP5，为电容CP2充电。当CP2的上 极板电压因充电而变成逻辑高电平，经过下一级反相器作用，开启M PP6，对CP3充电，直到CP3 的上极板电压被拉升到MNN3的阈值电压，MNN3开始导通，将Va；逐步下拉到0,结束ESD泄放 过程。在此设计中，M PP5和MPP6的作用相当于电阻，分别和CP2、CP3组成RC结构。
[0006] 正常上电过程中，因为上电时间远远大于时间常数，电容CP1充电速度能够跟上 VDD的变化，因此V ra能够和VDD保持同步，从而MPP3始终被关闭，Mm3被开启，从而被下 拉到〇,使M bbig始终处于关闭状态，对正常上电过程没有影响。
[0007] 图1所示电路优点主要有两方面，一是将Mbbig的开启电路和关闭电路分开，使用 RC常数较小的电路来作为瞬态触发模块，能够有效避免误触发，同时用MPP5和MPP6做等效电 阻，有效节省了面积；二是在开启电路关闭后，关闭电路并没有马上打开，而是要等到CP3的 上极板电压超过M NN3阈值后才开启，这期间电压值因为Mbbig栅极处于悬置而略高于VDD 电压值，能够更有效泄放静电电荷。
[0008] 图1所示电路设计依然有可供改进的空间，一是，如何减小更多的面积以节省成 本；二是如何使M bbig的栅极电压在ESD静电电荷泄放期间保持更高水平，以将VDD钳位在 更低的电压，使泄放更快更充分。
【发明内容】
[0009] (一）要解决的技术问题
[0010] 本发明要解决的技术问题是如何在总的RC时间常数相同的情况下，尽可能地减 小所需面积；同时在整个静电电荷泄放期间，使泄放晶体管的栅压保持在更高的电压水平， 以将VDD钳位在更低的电压，使泄放更快更充分。
[0011] (二）技术方案
[0012] 为了解决上述技术问题，本发明提供了一种电源钳位静电放电保护电路，包括瞬 态触发模块、钳位晶体管开启模块、钳位晶体管关断模块以及钳位晶体管；所述钳位晶体管 开启模块包括PM0S晶体管M P31，
[0013] 所述瞬态触发模块的电阻用PM0S晶体管MK代替，所述瞬态触发模块还包括电阻 &、电流镜，所述PM0S晶体管MK的栅极通过电阻&接地，所述电流镜连接于地和所述瞬态 触发模块的电容之间；
[0014] 所述钳位晶体管开启模块还包括PM0S晶体管MP32，所述PM0S晶体管M P32的源极连 接电源，其栅极所述PM0S晶体管MK的漏极，所述PM0S晶体管MP32的漏极连接所述PM0S晶 体管M P31的源极；
[0015] 所述钳位晶体管关断模块包括电流镜，所述电流镜连接于所述钳位晶体管关断模 块的电容与地之间。
[0016] 优选地，所述电流镜包括NM0S晶体管Mn、M12 ;所述瞬态触发模块还包括PM0S晶体 管Q ;
[0017] 所述PM0S晶体管MK的源极与电源管脚VDD相连，所述PM0S晶体管M K的栅极与所 述电阻&的一端相连，所述电阻&的另一端与地相连，所述PM0S晶体管MK的漏极与所述 PM0S晶体管q的源极、漏极以及衬底相连，所述NM0S晶体管M 12的栅极与所述NM0S晶体管 Mn的栅极、所述NM0S晶体管Mn的漏极以及所述PM0S晶体管q的栅极相连，所述NM0S晶 体管M 12的漏极和所述PM0S晶体管Q的衬底相连，改NM0S晶体管Mn和M12的漏极均接地。
[0018] 优选地，所述PM0S晶体管C1等效为电容。
[0019] 优选地，所述钳位晶体管开启模块还包括PM0S晶体管MP1、MP2,NM0S晶体管M N1、MN2 ; 所述钳位晶体管开启模块的连接关系具体为：
[0020] 所述PM0S晶体管MP1和NM0S晶体管MN1组成一级反相器INV1，所述PM0S晶体管 M P2和NM0S晶体管MN2组成二级反相器INV2 ;所述PM0S晶体管MP1的源极与所述电源管脚 VDD相连，所述PM0S晶体管MP1的漏极与所述NM0S晶体管M N1的漏极相连，所述PM0S晶体管 MP1的栅极与所述NM0S晶体管MN1的栅极、所述PM0S晶体管Q的衬底相连，所述NM0S晶体 管MN1的源极接地；所述PMOS晶体管MP2的栅极、所述NMOS晶体管MN1的栅极均与所述PMOS 晶体管MP1的漏极连接，所述NM0S晶体管MN2的源极接地，所述NM0S晶体管MN2的漏极与所 述PMOS晶体管M P2的漏极相连，所述PMOS晶体管MP2的源极与所述钳位晶体管Mbig的栅极 相连；所述PMOS晶体管M P32的源极与所述电源管脚VDD相连，所述PMOS晶体管MP32的栅极 与所述PMOS晶体管Q的衬底相连，所述PMOS晶体管M P32的漏极与所述PMOS晶体管MP31的 源极相连，所述PMOS晶体管MP31的漏极与所述钳位晶体管M big的栅极相连，所述PMOS晶体 管MP31的栅极与所述PMOS晶体管MP2的漏极相连。
[0021] 优选地，所述钳位晶体管关断模块的电流镜包括第一电流镜和第二电流镜；所述 第一电流镜包括NM0S晶体管M 21、M22，所述第二电流镜包括M31、M32 ;所述钳位晶体管关断模 块还包括 PM0S 晶体管 MP4、MP5、MP6、C2、C3, NM0S 晶体管 MN3、MN4 ;
[0022] 所述谢位晶体管关断|吴块的连接关系具体为：所述PMOS晶体管MP4和NMOS晶体 管M N4构成一反相器；所述PM0S晶体管MP4、MP5以及MP6的源极均接所述电源管脚VDD，所述 NM0S晶体管M 21、M22、M31、M32、MN3、M N4的源极均接地；所述PM0S晶体管MP5的栅极接所述NM0S 晶体管MN1的漏极，所述PM0S晶体管M P5的漏极接所述PM0S晶体管C2的源极、PM0S晶体管 C2漏极、PM0S晶体管C 2衬底、所述NM0S晶体管M22的漏极以及所述MN0S晶体管MN4的栅极， 所述PM0S晶体管C 2的栅极接所述NM0S晶体管M22的栅极、所述NM0S晶体管Mn的栅极以 及所述NM0S晶体管M n的漏极；所述PM0S晶体管MP4的栅极与所述NM0S晶体管MN4的栅极 相连，所述NM0S晶体管M N4的漏极与所述PM0S晶体管MP4的漏极、所述PM0S晶体管MP6的 栅极相连；所述PM0S晶体管M P6的漏极与所述PM0S晶体管C3的源极、PM0S晶体管C3的漏 极、PM0S晶体管C 3的衬底、所述NM0S晶体管MN3的栅极、所述NM0S晶体管M32的漏极相连， 所述NM0S晶体管M 32的栅极与所述NM0S晶体管M31的栅极、所述NM0S晶体管M31的漏极以 及所述PM0S晶体管C 3的栅极相连；所述NM0S晶体管MN3的漏极与所述钳位晶体管Mbig的 栅极相连。
[0023] 优选地，所述PM0S晶体管C2和C3均等效为电容；所述PM0S晶体管M P5和MP6均等 效为电阻。
[0024] 优选地，所述瞬态触发模块用于根据所述电源管脚VDD受到的电压脉冲上升时 间，判断是否为静电放电冲击；若是，则发送第一响应信号至所述钳位晶体管开启模块，迅 速开启所述钳位晶体管M big，并且在经过预定时间后发出第二响应信号至所述钳位晶体管 关断模块以关闭所述钳位晶体管Mbig ;
[0025] 所述钳位晶体管开启模块用于根据所述第一响应信号开启所述钳位晶体管Mbig ;
[0026] 所述钳位晶体管关断模块用于根据所述第二响应信号关断所述钳位晶体管Mbig ;
[0027] 所述钳位晶体管Mbig开启时，用于泄放静电放电冲击带来的静电电荷。
[0028] 优选地，所述预定时间根据所述瞬态触发模块中电阻值与电容值的乘积求得。
[0029] (三）有益效果
[0030] 本发明提供了一种电源钳位静电放电保护电路，本发明通过引入电流镜以及用 PM0S等效为电阻，在保证总的RC时间常数不变的情况下，将总的电路面积大大缩小；同时 泄流器件即钳位晶体管M big的栅压在ESD泄流期间保持在一个相当高的水平，使泄放更快 更充分，钳位电压更低。
【专利附图】
【附图说明】
[0031] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现 有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本 发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以 根据这些附图获得其他的附图。
[0032] 图1为一种现有技术中多重RC电源钳位ESD保护电路；
[0033] 图2为本发明的一种电源钳位静电放电保护电路；
[0034] 图3为图1和图2所示电路的一种过渡设计结构；
[0035] 图4为图1所示结构与图3所示结构的设计前提条件示意图；
[0036] 图5为在模拟ESD冲击电流脉冲下，图1、图2和图3所示电路的泄流器件栅压VG 和电源钳位电压VDD随时间变的变化示意图；
[0037] 图6为图2所示电路在正常上电时泄流器件栅压V。和电路整体漏电流随时间变 的化示意图；
[0038] 图7为图2所示电路在快速上电时泄流器件栅压\和电路整体漏电流随时间变 的化示意图；
[0039] 图8为图2所示电路在误触发情况下的自动关闭情况示意图。
【具体实施方式】
[0040] 下面结合附图和实施例对本发明作进一步详细描述。以下实施例用于说明本发 明，但不能用来限制本发明的范围。
[0041] 本发明公开了一种电源钳位静电放电保护电路，如图2所示，所述一种电源钳位 静电放电保护电路包括瞬态触发模块、钳位晶体管开启模块、钳位晶体管关断模块以及钳 位晶体管；所述钳位晶体管开启模块包括PM0S晶体管M P31，所述瞬态触发模块的电阻用 PM0S晶体管MK代替，所述瞬态触发模块还包括电阻&、电流镜，所述PM0S晶体管M K的栅极 通过电阻&接地，所述电流镜连接于地和所述瞬态触发模块的电容之间；所述钳位晶体管 开启模块还包括PM0S晶体管M P32，所述PM0S晶体管MP32的源极连接电源，其栅极所述PM0S 晶体管MK的漏极，所述PM0S晶体管M P32的漏极连接所述PM0S晶体管MP31的源极；所述钳 位晶体管关断模块包括电流镜，所述电流镜连接于所述钳位晶体管关断模块的电容与地之 间。
[0042] 所述瞬态触发模块用于根据所述电源管脚VDD受到的电压脉冲上升时间，判断是 否为静电放电冲击；若是，则发送第一响应信号至所述钳位晶体管开启模块，迅速开启所述 钳位晶体管M big，并且在经过预定时间后发出第二响应信号至所述钳位晶体管关断模块以 关闭所述钳位晶体管Mbig;所述钳位晶体管开启模块用于根据所述第一响应信号开启所 述钳位晶体管M big ;所述钳位晶体管关断模块用于根据所述第二响应信号关断所述钳位晶 体管Mbig;所述钳位晶体管M big开启时，用于泄放静电放电冲击带来的静电电荷。所述预定 时间根据所述瞬态触发模块中电阻值与电容值的乘积求得。
[0043] 所述电流镜包括NM0S晶体管Mn、M12 ;所述瞬态触发模块还包括PM0S晶体管Q ;所 述PM0S晶体管MK的源极与电源管脚VDD相连，所述PM0S晶体管MK的栅极与所述电阻札的 一端相连，所述电阻凡的另一端与地相连，所述PM0S晶体管M K的漏极与所述PM0S晶体管 Ci的源极、漏极以及衬底相连，所述NMOS晶体管M12的栅极与所述NMOS晶体管Mn的栅极、 所述NM0S晶体管Mn的漏极以及所述PM0S晶体管Q的栅极相连，所述NM0S晶体管M12的 漏极和所述PM0S晶体管Q的衬底相连，改NM0S晶体管M n和M12的漏极均接地。所述PM0S 晶体管C1等效为电容。
[0044] 所述钳位晶体管开启模块还包括PM0S晶体管MP1、MP2, NM0S晶体管MN1、MN2 ;所述钳 位晶体管开启|吴块的连接关系具体为：所述PM0S晶体管MP1和NM0S晶体管MN1组成一级反 相器INV1，所述PM0S晶体管M P2和NM0S晶体管MN2组成二级反相器INV2 ;所述PM0S晶体管 MP1的源极与所述电源管脚VDD相连，所述PM0S晶体管MP1的漏极与所述NM0S晶体管M N1的 漏极相连，所述PM0S晶体管MP1的栅极与所述NM0S晶体管MN1的栅极、所述PM0S晶体管q 的衬底相连，所述NM0S晶体管M N1的源极接地；所述PM0S晶体管MP2的栅极、所述NM0S晶体 管MN1的栅极均与所述PM0S晶体管M P1的漏极连接，所述NM0S晶体管MN2的源极接地，所述 NM0S晶体管MN2的漏极与所述PM0S晶体管M P2的漏极相连，所述PM0S晶体管MP2的源极与 所述钳位晶体管Mbig的栅极相连；所述PM0S晶体管M P32的源极与所述电源管脚VDD相连， 所述PM0S晶体管MP32的栅极与所述PM0S晶体管Q的衬底相连，所述PM0S晶体管M P32的漏 极与所述PM0S晶体管MP31的源极相连，所述PM0S晶体管MP31的漏极与所述钳位晶体管M big 的栅极相连，所述PM0S晶体管MP31的栅极与所述PM0S晶体管MP2的漏极相连。
[0045] 所述钳位晶体管关断模块的电流镜包括第一电流镜和第二电流镜；所述第一电流 镜包括NM0S晶体管M 21、M22,所述第二电流镜包括M31、M32 ;所述钳位晶体管关断模块还包括 PM0S 晶体管 Mp4、MP5、MP6、C2、C3, NM0S 晶体管 MN3、Mn4。
[0046] 所述谢位晶体管关断|吴块的连接关系具体为：所述PMOS晶体管MP4和NMOS晶体 管M N4构成一反相器；所述PM0S晶体管MP4、MP5以及MP6的源极均接所述电源管脚VDD，所述 NM0S晶体管M 21、M22、M31、M32、MN3、M N4的源极均接地；所述PM0S晶体管MP5的栅极接所述NM0S 晶体管MN1的漏极，所述PM0S晶体管M P5的漏极接所述PM0S晶体管C2的源极、PM0S晶体管 C2漏极、PM0S晶体管C 2衬底、所述NM0S晶体管M22的漏极以及所述MN0S晶体管MN4的栅极， 所述PM0S晶体管C 2的栅极接所述NM0S晶体管M22的栅极、所述NM0S晶体管Mn的栅极以 及所述NM0S晶体管M n的漏极；所述PM0S晶体管MP4的栅极与所述NM0S晶体管MN4的栅极 相连，所述NM0S晶体管M N4的漏极与所述PM0S晶体管MP4的漏极、所述PM0S晶体管MP6的 栅极相连；所述PM0S晶体管M P6的漏极与所述PM0S晶体管C3的源极、PM0S晶体管C3的漏 极、PM0S晶体管C 3的衬底、所述NM0S晶体管MN3的栅极、所述NM0S晶体管M32的漏极相连， 所述NM0S晶体管M 32的栅极与所述NM0S晶体管M31的栅极、所述NM0S晶体管M31的漏极以 及所述PM0S晶体管C 3的栅极相连；所述NM0S晶体管MN3的漏极与所述钳位晶体管Mbig的 栅极相连。所述PM0S晶体管C 2和C3均等效为电容；所述PM0S晶体管MP5和MP6均等效为 电阻。
[0047] 所述钳位晶体管为NM0S晶体管Mbig，其漏极与电源管脚VDD相连，其源极与地相 连，其栅极与所述PM0S晶体管M P31的漏极、所述NM0S晶体管MN3的漏极相连。
[0048] 本发明引入电流镜，能够将相连电容的电容值增大数倍，从而减少电容面积；同 时，将PM0S晶体管用作电阻，能够在较小尺寸下获得大的等效阻值，进一步减小版图面积； 另一方面，当钳位晶体管（钳位晶体管Mbig)的栅端处于悬置状态时，通过减少该节点的漏 电途径，使该栅压长时间保持在一个比较高的电压水平，从而使钳位晶体管的开启更充分， 泄放电荷更快，更有效钳位。
[0049] 本发明相对于图1所示电路的改进之处有：
[0050] -是面积上的大量减小；主要得益于两方面的改进：首先是电流镜的引入，在电 容Cl、C2、C3三处都使用了电流镜，这样能用较小的电容面积获得等效的大电容值，理想情 况下，假设电容C1的电容值是cl，那么等效电容值=cl*(A+l)，其中A = (M12的宽长比/ Mil的宽长比），电容C2和C3的等效电容值可用同样的方法求的。在实际情况中，所获得 的等效电容值往往小于理想的等效电容值，这是因为匪0S晶体管M n的漏端电压不为0 ;
[0051] 其次用PM0S晶体管MK作为电阻使用，如同PM0S晶体管MPjPM P6，通过调整宽长 t匕，可以获得等效的大电阻。电阻&与PM0S晶体管MK的栅极连接并下端接地，其作用是保 护PM0S晶体管M K的栅氧化层。通过上述两个点的改进，本发明的电路与图1所示电路相 t匕,版图面积大大缩小。
[0052] 二是电路连接关系的改进；图2中的PM0S晶体管心31和心32等大，宽度等于图1中 的PM0S晶体管M P3，而长度只有图1中的PM0S晶体管MP3的一半，这样有助于面积上公平的 对比；另外值得注意的是，图1所不电路和图2所不电路中，下拉NM0S晶体管M N3、谢位晶体 管Mbig，以及三个反相器的尺寸都是相同的。图2所示电路中，PM0S晶体管M P31的衬底与钳 位晶体管的栅极相连，这样可以避免在Mbig栅压\大于电源管脚电压VDD时的寄生二极管 漏电。另外反相器INV2的PM0S晶体管M P2的源极同样与Mbig的栅极相连，当瞬态触发模块 的RC时间常数过去后，反相器INV1 (MP1、MN1)的输出为低电平，将PM0S晶体管MP31的栅极电 压偏置在V。，这样PM0S晶体管M P31完全关闭，PM0S晶体管MP2也不再漏电。因此，Mbig的栅 压能在瞬态触发模块的RC时间常数过去后，保持相对于图1电路更高的栅压值，使M big导 通更充分，泄放速度更快，钳位更有效。
[0053] 本设计的完成工艺环境是Smic 65nm工艺，所用晶体管为1/02. 5V器件，NM0S晶 体管的阈值电压约为0. 5V。
[0054] 本发明的工作原理为：当ESD脉冲打在电源管脚VDD时，因为Q的上极板电压值 VC1不能突变，因此保持为低电平，不能立即跟随VDD值上升，因而PM0S晶体管M P32开启， INV1 (MP1、MN1)的输出为高电平，将PM0S晶体管MP31的栅压拉低而导通，此时M big的栅压 被拉到VDD值，因而快速开启泄放器件Mbig，通过大电流形式泄放静电电荷。当瞬态触发模 块的RC时间常数过去后，V a已经被充电到高电平，此时，INV1的输出为低电平，为高电 平，因而PM0S晶体管MP2导通将M P31的栅压偏置到VpMpw完全关闭，下拉NM0S晶体管MN3此 时亦处于关闭状态，因此\值与VDD值脱耦，处于悬置状态，因为没有大的漏电路径存在， 能保持较长时间的高电平，使M big开启一直处于十分充分的状态。反相器INV1的输出为低 电平的同时，开启PM0S晶体管MP5，对电容(： 2开始充电，当电容(：2的上极板充到高电平，就 通过反相器作用开启PM0S晶体管M P6，对电容C3充电，一直到NM0S晶体管MN3的阈值电压， 就开启NM0S晶体管M N3，对V。电压值下拉，至关闭Mbig，整个ESD泄放过程结束。
[0055] 正常上电时，Va能跟上电源电压VDD的变化，始终保持为VDD电平，M P32始终关闭， MN3在其栅压大于阈值电压后开启，因而V。能够保持为低电平，不能开启M big。
[0056] 图3为图1和图2所示电路的一种过渡设计结构，图3和图2中所有器件的尺寸 完全一样，也就是说，图3只是图1电路的第一步改进，即减小面积，这样能够公平地比较图 2和图1的实际效果。
[0057] 图4是图1所示结构与图3所示结构的设计前提，为了公平比较面积缩小的多少， 必须保证三者的总的RC时间常数一致。从图4可以看出，图1所示结构和图3所示结构的 瞬态触发模块电压-致，\电压值同时被下拉到M big阈值电压关闭Mbig，这说明三者的 设计前提，即总的RC时间常数一致。在这个前提条件下，面积的比较才有意义。用来模拟 ESD冲击的电压脉冲幅度为5V，上升时间为10ns。图4中VDD代表所述电源管脚的电压值， REF_VG代表图1中点电压值，REF_VC1代表图1中V ra点电压值，PR01_VG代表图3中 点电压值，PR01JC1代表图3中Va点电压值。
[0058] 表1是图1所示结构用与图3所示结构中，三级RC结构的总面积比较。从表中我 们可以看到，经过改进，图3所示电路面积相比于图1所示电路的面积减小了 92. 1%，仅有 89. 7314平方微米，这说明图3所示电路在保证ESD保护效果下的面积改进十分有效。
[0059] 表 1
[0060]
【权利要求】
1. 一种电源钳位静电放电保护电路，包括瞬态触发模块、钳位晶体管开启模块、钳位晶 体管关断模块以及钳位晶体管；所述钳位晶体管开启模块包括PMOS晶体管MP31， 其特征在于，所述瞬态触发模块的电阻用PMOS晶体管Mk代替，所述瞬态触发模块还包 括电阻&、电流镜，所述PMOS晶体管MK的栅极通过电阻&接地，所述电流镜连接于地和所 述瞬态触发模块的电容之间； 所述钳位晶体管开启模块还包括PMOS晶体管MP32，所述PMOS晶体管MP32的源极连接电 源，其栅极连接所述PMOS晶体管MK的漏极，所述PMOS晶体管MP32的漏极连接所述PMOS晶 体管MP31的源极； 所述钳位晶体管关断模块包括电流镜，所述电流镜连接于所述钳位晶体管关断模块的 电容与地之间。
2. 根据权利要求1所述的一种电源钳位静电放电保护电路，其特征在于，所述电流镜 包括NM0S晶体管Mn、M12 ;所述瞬态触发模块还包括PMOS晶体管Q; 所述PMOS晶体管MK的源极与电源管脚VDD相连，所述PMOS晶体管MK的栅极与所述电 阻札的一端相连，所述电阻&的另一端与地相连，所述PMOS晶体管MK的漏极与所述PMOS 晶体管q的源极、漏极以及衬底相连，所述NM0S晶体管M12的栅极与所述NM0S晶体管Mn 的栅极、所述NM〇S晶体管Mn的漏极以及所述PMOS晶体管Q的栅极相连，所述NM0S晶体 管M 12的漏极和所述PMOS晶体管Q的衬底相连，改NM0S晶体管Mn和M12的漏极均接地。
3. 根据权利要求2所述的一种电源钳位静电放电保护电路，其特征在于，所述PMOS晶 体管C1等效为电容。
4. 根据权利要求1或2或3所述的一种电源钳位静电放电保护电路，其特征在于，所述 钳位晶体管开启模块还包括PMOS晶体管MP1、MP2，NM0S晶体管MN1、MN2 ;所述钳位晶体管开启 模块的连接关系具体为： 所述PMOS晶体管MP1和NM0S晶体管MN1组成一级反相器INV1，所述PMOS晶体管M P2和 NM0S晶体管MN2组成二级反相器INV2 ;所述PMOS晶体管MP1的源极与所述电源管脚VDD相 连，所述PMOS晶体管MP1的漏极与所述NM0S晶体管M N1的漏极相连，所述PMOS晶体管MPi 的栅极与所述NM0S晶体管MN1的栅极、所述PMOS晶体管q的衬底相连，所述NM0S晶体管 M N1的源极接地；所述PMOS晶体管MP2的栅极、所述NM0S晶体管MN1的栅极均与所述PMOS晶 体管MP1的漏极连接，所述NM0S晶体管MN2的源极接地，所述NM0S晶体管MN2的漏极与所述 PMOS晶体管MP2的漏极相连，所述PMOS晶体管M P2的源极与所述钳位晶体管Mbig的栅极相 连；所述PMOS晶体管MP32的源极与所述电源管脚VDD相连，所述PMOS晶体管M P32的栅极与 所述PMOS晶体管q的衬底相连，所述PMOS晶体管MP32的漏极与所述PMOS晶体管M P31的源 极相连，所述PMOS晶体管MP31的漏极与所述钳位晶体管Mbig的栅极相连，所述PMOS晶体管 M P31的栅极与所述PMOS晶体管MP2的漏极相连。
5. 根据权利要求4所述的一种电源钳位静电放电保护电路，其特征在于，所述钳位晶 体管关断模块的电流镜包括第一电流镜和第二电流镜；所述第一电流镜包括NM0S晶体管 M21、M22，所述第二电流镜包括M31、M32 ;所述钳位晶体管关断模块还包括PMOS晶体管MP4、MP5、 MP6、C2、C3,NM0S晶体管MN3、Mn4 ; 所述谢位晶体管关断t吴块的连接关系具体为：所述PMOS晶体管Mp4和NMOS晶体管Mn4 构成一反相器；所述PMOS晶体管Mp4、MP5以及MP6的源极均接所述电源管脚VDD，所述NM0S 晶体管M21、M22、M31、M32、MN3、MN4的源极均接地；所述PMOS晶体管MP5的栅极接所述NMOS晶 体管MN1的漏极，所述PM0S晶体管MP5的漏极接所述PM0S晶体管C2的源极、PM0S晶体管C2 漏极、PMOS晶体管C2衬底、所述NMOS晶体管M22的漏极以及所述MN0S晶体管MN4的栅极， 所述PM0S晶体管C2的栅极接所述NM0S晶体管M22的栅极、所述NM0S晶体管Mn的栅极以 及所述NMOS晶体管Mn的漏极；所述PMOS晶体管MP4的栅极与所述NMOS晶体管MN4的栅极 相连，所述NMOS晶体管MN4的漏极与所述PMOS晶体管MP4的漏极、所述PMOS晶体管MP6的 栅极相连；所述PMOS晶体管MP6的漏极与所述PMOS晶体管C3的源极、PMOS晶体管C3的漏 极、PMOS晶体管C3的衬底、所述NMOS晶体管MN3的栅极、所述NMOS晶体管M32的漏极相连， 所述NMOS晶体管M32的栅极与所述NMOS晶体管M31的栅极、所述NMOS晶体管M31的漏极以 及所述PMOS晶体管C3的栅极相连；所述NMOS晶体管MN3的漏极与所述钳位晶体管Mbig的 栅极相连。
6. 根据权利要求5所述的一种电源钳位静电放电保护电路，其特征在于，所述PMOS晶 体管C2和C3均等效为电容；所述PMOS晶体管MP5和MP6均等效为电阻。
7. 根据权利要求5或6所述的一种电源钳位静电放电保护电路，其特征在于，所述瞬 态触发模块用于根据所述电源管脚VDD受到的电压脉冲上升时间，判断是否为静电放电冲 击；若是，则发送第一响应信号至所述钳位晶体管开启模块，迅速开启所述钳位晶体管Mbig， 并且在经过预定时间后发出第二响应信号至所述钳位晶体管关断模块以关闭所述钳位晶 体管Mbig; 所述钳位晶体管开启模块用于根据所述第一响应信号开启所述钳位晶体管Mbig ; 所述钳位晶体管关断模块用于根据所述第二响应信号关断所述钳位晶体管Mbig ; 所述钳位晶体管Mbig开启时，用于泄放静电放电冲击带来的静电电荷。
8. 根据权利要求7所述的一种电源钳位静电放电保护电路，其特征在于，所述预定时 间根据所述瞬态触发模块中电阻值与电容值的乘积求得。
【文档编号】H02H9/04GK104377678SQ201410645021
【公开日】2015年2月25日 申请日期:2014年11月6日 优先权日:2014年11月6日
【发明者】王源, 郭海兵, 陆光易, 曹健, 贾嵩, 张兴 申请人:北京大学