本申请为申请日为2013年10月15日、申请号为201310481273.8的发明名称为“电压转换电路”的申请案的分案申请。技术领域本发明涉及一种供电电压高于晶体管操作电压的电压转换电路，特别涉及一种兼容多电压输出输入的高速电压转换电路。
背景技术：
在半导体集成电路中，为了减少功率损耗，供电电压值必须尽可能的降至最低。因此，促进了半导体集成电路中供电电压值不断的降低。另一方面，使用高供电电压值的传统集成电路依然使用，为达到此目的，必须在相同的系统中准备好各种不同的供电电压值以供系统切换使用。当连接具有不同供电电压值的集成电路时，必须利用电压转换电路转换信号电压。例如，在芯片中，从数字信号的0.9V电压转换为接口信号的1.2V到3.3V电压。电压转换电路中最为人所熟知的就是互补金属氧化物半导体电压转换电路(CMOSlevelshiftcircuit)，然而每个P型半导体以及N型半导体组件由于制造工艺的不同而具有不同程度的击穿电压。当连接至一集成电路时，该集成电路的供电电压要在两个供电电压值间切换，且其中一个供电电压值高于每个P型半导体以及N型半导体组件的击穿电压，这对电压转换电路的设计而言是个很大的挑战。例如，在40nm或者特征尺寸更大的半导体工艺里，实现从0.9V转换到3.3V的电压转换电路是较容易实现的，但是这类结构需要的MOS管需要耐压大于3.3V，而在28nm及更先进的工艺里，MOS管最高的耐压一般为2.4V左右。在这种情况下，如果需要实现0.9V的芯片数字信号向3.3V的接口信号的转换，则由于供电电压通常为3.3V，所以MOS管会被击穿，从而以往的电压转换电路设计无法工作。所以，本领域需要一种新的电压转换电路以克服上述问题，实现压差超过MOS管击穿电压的电压转换电路设计。
技术实现要素：
一种电压转换电路，接收供电电压、输入信号，产生第一反相输出信号、第一输出信号、第二反相输出信号与第二输出信号。该电压转换电路可以包括前级电压转换电路和后级电压转换电路。前级电压转换电路包括：第一电压保护模块，耦接至所述供电电压并提供内部转换电压；以及第一电压转换模块，耦接至上述第一电压保护模块，接收所述输入信号，根据上述内部转换电压将上述输入信号转换为前级输出信号。后级电压转换电路耦接至所述供电电压并与上述前级电压转换电路相耦合。所述后级电压转换电路包括：第二电压保护模块，产生所述第一反相输出信号、所述第一输出信号、所述第二反相输出信号与所述第二输出信号。其中，所述前级电压转换电路和所述后级电压转换电路具有多个晶体管，上述晶体管具有击穿电压，当上述供电电压的电压值大于上述击穿电压时，上述电压转换电路使得上述晶体管的压差小于上述击穿电压，当上述供电电压的电压值小于上述击穿电压时，上述电压转换电路不改变电压幅度地输出上述第一反相输出信号、上述第一输出信号、上述第二反相输出信号与上述第二输出信号。本发明的电压转换电路能够兼容高供电电压和低供电电压的电路设计，并兼容多种输出电压的设计要求。当供电电压的电压值大于MOS管的击穿电压时，能够保护晶体管的压差小于击穿电压。当供电电压节点的电压值小于击穿电压时，该电压转换电路保持对输出电压的不改变电压幅度地输出。从而，对后续电路的驱动能力增强。同时该电路的设计使数据传输速度提高。附图说明图1是显示根据本发明一实施例所述的电压转换电路的方块图；图2是显示根据本发明一实施例所述的前级电压转换电路110的电路图；图3是显示根据本发明一实施例所述的逻辑模块120的电路图；图4是显示根据本发明一实施例所述的后级电压转换电路130的电路图。具体实施方式为使本发明的上述目的、特征和优点能更明显易懂，下文特例举优选实施例，并配合附图，来作详细说明如下：以下将介绍根据本发明所述的优选实施例。必须要说明的是，本发明提供了许多可应用的发明概念，在此所公开的特定实施例，仅是用于说明达成与运用本发明的特定方式，而不可用以局限本发明的范围。图1是根据本发明实施例所述的电压转换电路的方块图。如图1所示，电压转换电路100包括前级电压转换电路110、逻辑模块120以及后级电压转换电路130。前级电压转换电路110包括第一电压保护模块111以及第一电压转换模块112，第一电压保护模块111接收供电电压VPP并将其转换成内部转换电压VX，施加内部转换电压VX至逻辑模块120。第一电压转换模块112接收输入信号SA，并将输入信号SA转换成高逻辑电压，作为内部转换电压VX的前级输出信号SAMD0输出到逻辑模块120。逻辑模块120接收前级电压转换电路110输出的内部转换电压VX，并根据前级输出信号SAMD0产生逻辑输出信号SAMD1、逻辑反相输出信号SAMB1、第一逻辑信号SAMD2以及第二逻辑信号SAMB2，其中前级输出信号SAMD0与逻辑输出信号SAMD1相同，且逻辑反相输出信号SAMB1与前级输出信号SAMD0反相，其原因将在后文详细描述。后级电压转换电路130根据逻辑模块120所输出的逻辑输出信号SAMD1、逻辑反相输出信号SAMB1、第一逻辑信号SAMD2以及第二逻辑信号SAMB2，输出第一输出信号SALD、第一反相输出信号SALB、第二输出信号SAHD以及第二反相输出信号SAHB。图2是根据本发明实施例所述的前级电压转换电路110的电路图。如图2所示，前级电压转换电路110包括第一保护模块111以及第一电压转换模块112，第一保护模块111包括N型晶体管201以及P型晶体管202。N型晶体管201的栅极接收第一电压转换信号VMIDN的控制而漏极连接于供电电压VPP以及源极连接于内部转换电压VX，P型晶体管202栅极接收电压选择信号VSELH的控制而源极连结于供电电压VPP以及漏极连接于内部转换电压VX。根据本发明的实施例，供电电压VPP为1.8V或3.3V，如前所述，在28nm及更先进的工艺里，晶体管的击穿电压为2.4V。当供电电压VPP为3.3V时，第一电压转换信号VMIDN为1.65V，也就是，供电电压VPP的一半，而电压选择信号VSELH为3.3V，使得N型晶体管201导通而P型晶体管202断路。由于N型晶体管201的特性以及N型晶体管201的栅极电压为供电电压VPP的一半，使得内部转换电压VX为供电电压VPP的一半减去N型晶体管201的阈值电压。根据本发明的实施例，N型晶体管201的阈值电压为0.2V，而第一电压转换信号VMIDN为1.65V，因此内部转换电压VX为1.45V。当供电电压VPP为1.8V时，第一电压转换信号VMIDN为1.8V而电压选择信号VSELH为0V，使得N型晶体管201导通且P型晶体管202导通。由于N型晶体管以及P型晶体管的特性，若仅导通N型晶体管201则使得内部转换电压VX仅为1.6V，N型晶体管201的阈值电压为0.2V，而P型晶体管202亦导通的话则使得内部转换电压VX可提升至供电电压VPP的相同电压，即1.8V。因此，第一保护模块111防止前级电压转换电路110的所有晶体管组件所承受的电压值因超过击穿电压而损毁，当供电电压VPP较低时也能保有最快的操作速度。也就是，当供电电压VPP为3.3V时，第一保护模块111将内部转换电压VX限制为1.45V，当供电电压VPP为1.8V时，第一保护模块111也能让供电电压VPP通过而保有最大的操作速度，在下文中将详细描述这其中的原因。如图2所示，与第一保护模块111相连接的是第一电压转换模块112，第一电压转换模块112接收内部转换电压VX、输入信号SA以及反相输入信号SAB，输出前级反相输出信号SAMB0和前级输出信号SAMD0。第一电压转换模块112包括第一反相器203、第一前级N型晶体管204、第二前级N型晶体管205、第一前级P型晶体管206、第二前级P型晶体管207、第三前级P型晶体管208以及第四前级P型晶体管209。第一前级N型晶体管204的栅极接收输入信号SA，源极耦接至接地端VSS，漏极耦接至前级反相输出端AMB0并输出前级反相输出信号SAMB0。第二前级N型晶体管205的栅极接收反相输入信号SAB，源极耦接至接地端VSS，漏极耦接至前级输出端AMD0并输出前级输出信号SAMD0，其中SAB为经过第一反相器203处理的输入信号SA的反相。第一前级P型晶体管206的栅极接收输入信号SA，源极耦接至前级第一节点N1，漏极耦接至前级反相输出端AMB0。第二前级P型晶体管207栅极接收反相输入信号SAB，源极耦接至前级第二节点N2，漏极耦接至前级输出端AMD0。第三前级P型晶体管208的栅极耦接至前级第二节点N2，源极耦接至内部转换电压VX，漏极耦接至前级第一节点N1。第四前级P型晶体管209的栅极耦接至前级第一节点N1，源极耦接至内部转换电压VX，漏极耦接至前级第二节点N2。为了方便说明，根据本发明的一个实施例，输入信号SA以及反相输入信号SAB的高逻辑电压以及低逻辑电压分别为0.9V以及0V，因此第一反相器203所使用的供电电压亦为0.9V。根据本发明的另一实施例，第一电压转换模块112亦可直接接收输入信号SA以及反相输入信号SAB而不需使用第一反相器203。根据本发明的又一实施例，若第一电压转换模块112中忽略第一前级P型晶体管206以及第二前级P型晶体管207时，第一电压转换模块112的第一前级N型晶体管204、第二前级N型晶体管205、第三前级P型晶体管208以及第四前级P型晶体管209即可将输入信号SA以及反相输入信号SAB的电压信号，转换成电压降低的前级反相输出信号SAMB0以及前级输出信号SAMD0，而完成电压转换电路的功能。但是这样的一级电压转换电路却造成第一前级N型晶体管204以及第二前级N型晶体管205的宽长比，即W/L增大。第一前级P型晶体管206以及第二前级P型晶体管207的目的主要在于降低第一前级N型晶体管204以及第二前级N型晶体管205的宽长比，并且当处于工艺角，即，N型半导体慢，P型半导体快，或者温度-40oC时，当输入信号SA由低逻辑电压转换至高逻辑电压，根据本发明实施例，即0V转换至0.9V时，由于此时N型半导体的驱动能力较P型半导体差，第一前级N型晶体管204以及第二前级N型晶体管205必须无限制地放大才能将前级反相输出信号SAMB0由高逻辑电压转换至低逻辑电压，根据本发明的实施例，例如当供电电压VPP为3.3V时即为将前级反相输出信号SAMB0从1.45V转换至0V，以及当供电电压VPP为1.8V时即为1.8V转换至0V。若加入第一前级P型晶体管206以及第二前级P型晶体管207后，当输入信号SA由低逻辑电压转换至高逻辑电压时，由于第一前级P型晶体管206的栅极电压为0.9V而降低第一前级P型晶体管206和第三前级P型晶体管208的上拉能力，进而有助于克服极限工艺角的不利影响。图3是显示根据本发明实施例所述的逻辑模块120的电路图。逻辑模块120与前级电压转换电路110以及后级电压转换电路130相耦合，逻辑模块120接收来自前级电压转换电路110的前级输出信号SAMD0以及内部转换电压VX并将产生的信号输入到后级电压转换电路130中。如图3所示，内部转换电压VX施加至逻辑模块120，其中逻辑模块120包括第二反相器301、第三反相器302、第一与非门303以及第二与非门304。第二反相器301接收前级反相输出信号SAMB0而产生逻辑输出信号SAMD1，第三反相器302接收逻辑输出信号SAMD1而产生逻辑反相输出信号SAMB1，因此前级反相输出信号SAMB0与逻辑反相输出信号SAMB1相同。根据本发明的实施例，由于前级电压转换电路110与后级电压转换电路130距离较远，因此加入第二反相器301以及第三反相器302以避免前级反相输出信号SAMB0以及前级输出信号SAMD0因传送距离过远而造成信号失真。根据本发明的另一实施例，当前级电压转换电路110与后级电压转换电路130相邻近时，逻辑输出信号SAMD1以及逻辑反相输出信号SAMB1可分别由前级输出信号SAMD0以及前级反相输出信号SAMB0替代。如图3所示，第一与非门303接收逻辑输出信号SAMD1以及第二电压转换信号VMIDP而输出第一逻辑信号SAMD2，第二与非门304接收逻辑反相输出信号SAMB1以及第二电压转换信号VMIDP而输出第二逻辑信号SAMB2。根据本发明的实施例，当供电电压VPP为3.3V时，内部转换电压VX为1.45V且第二电压转换信号VMIDP为1.65V；当供电电压VPP为1.8V时，内部转换电压VX为1.8V且第二电压转换信号VMIDP为0V。因此，当供电电压VPP为3.3V时，第一与非门303以及第二与非门304作为反相器使用，也就是第一逻辑信号SAMD2以及第二逻辑信号SAMB2分别为前级输出信号SAMD0的同相以及反相信号；当供电电压VPP为1.8V时，第一逻辑信号SAMD2以及第二逻辑信号SAMB2为高逻辑电压，即1.45V。图4是显示根据本发明实施例所述的后级电压转换电路130的电路图。后级电压转换电路130与逻辑模块120相耦合，接收来自逻辑模块120的输出信号，并产生本发明电压转换电路的最终输出信号。如图4所示，后级电压转换电路130包括后级第一N型晶体管401、后级第二N型晶体管402、后级第三N型晶体管403、后级第四N型晶体管404、后级第一P型晶体管405、后级第二P型晶体管406、后级第三P型晶体管407、后级第四P型晶体管408、后级第五N型晶体管409以及后级第六N型晶体管410。如图4所示，后级第一N型晶体管401，栅极接收逻辑单元120的逻辑输出信号SAMD1，根据本发明实施例，逻辑输出信号SAMD1可替代为前级输出信号SAMD0，源极耦接至接地端VSS，漏极耦接至第一反相输出端ALB，且第一反相输出端ALB输出第一反相输出信号SALB。后级第二N型晶体管402，栅极接收逻辑反相输出信号SAMB1，根据本发明的一实施例，逻辑反相输出信号SAMB1可替代前级反相输出信号SAMB0作为后级电压转换电路130的输出，源极耦接至接地端VSS，漏极耦接至第一输出端ALD，且第一输出端ALD输出第一输出信号SALD。后级第三N型晶体管403，栅极接收第一电压转换信号VMIDN，源极耦接至第一反相输出端ALB，漏极耦接至后级第一节点P1。后级第四N型晶体管404的栅极接收第一电压转换信号VMIDN，源极耦接至第一输出端ALD，漏极耦接至后级第二节点P2。后级第一P型晶体管405的栅极接收第二电压转换信号VMIDP，源极耦接至第二反相输出端AHB，且第二反相输出端AHB输出第一输出信号SAHB，漏极耦接至后级第一节点P1。后级第二P型晶体管406，栅极接收第二电压转换信号VMIDP，源极耦接至第二输出端AHD，且第二输出端AHD输出第一输出信号SAHD，漏极耦接至后级第二节点P2。后级第三P型晶体管407，栅极耦接至第二输出端AHD，源极耦接至供电电压VPP，漏极耦接至第二反相输出端AHB。后级第四P型晶体管408，栅极耦接至第二反相输出端AHB，源极耦接至供电电压VPP，漏极耦接至第二输出端AHD。后级第五N型晶体管409的栅极耦接至第二逻辑信号SAMB2，源极耦接至第一反相输出端ALB，漏极耦接至第二反相输出端AHB。后级第六N型晶体管410的栅极耦接至第一逻辑信号SAMD2，源极耦接至第一输出端ALD，漏极耦接至第二输出端AHD。为方便详细说明本发明，在此假设N型晶体管的阈值电压与P型晶体管的阈值电压的绝对值都为0.2V。根据本发明实施例，当供电电压VPP为3.3V时，第一电压转换信号VMIDN以及上述第二电压转换信号VMIDP为1.65V，使得第二反相输出端AHB以及第二输出端AHD的高逻辑电压为3.3V且低逻辑电压为1.65V加上P型晶体管的阈值电压的绝对值，即1.85V，而第一反相输出端ALB以及第一输出端ALD的高逻辑电压为1.65V减去N型晶体管的阈值电压，即1.45V，且低逻辑电压为0V。尽管供电电压VPP为3.3V超过所有晶体管的击穿电压2.4V，因为后级第三N型晶体管403、后级第四N型晶体管404、后级第一P型晶体管405、后级第二P型晶体管406、第一电压转换信号VMIDN以及上述第二电压转换信号VMIDP的缘故，所有晶体管接受到保护而使得所有晶体管的压差都未超过击穿电压而造成晶体管崩溃。本发明的电压转换电路可以兼容多种供电电压，上述事例为供电电压高于MOS管击穿电压的情况，下面列举供电电压低于MOS管击穿电压的情况。当供电电压VPP为1.8V时，后级第五N型晶体管409以及后级第六N型晶体管410分别根据第二逻辑信号SAMB2以及第一逻辑信号SAMD2，将第一反相输出端ALB与第二反相输出端AHB短路，以及将第一输出端ALD与第二输出端AHD短路，使得第一反相输出端ALB、第一输出端ALD、第二反相输出端AHB以及第二输出端AHD的高逻辑电压为1.8V且低逻辑电压为0V，由于没有对信号电压造成降低，压差得以保留，这样在驱动后续电路中可能存在的MOS管时，该电路的驱动能力明显提升。同时，将晶体管403、404、405、406短路，从而，串入电路中的MOS管的数量得到减少，运算速度得到大幅提升。为了清楚说明本发明的电路操作，以下将综合图1、2、3、4做更详细的叙述。根据本发明实施例，供电电压VPP可以是1.8V或3.3V，输入信号SA的高逻辑电压为0.9V，N型晶体管以及P型晶体管的阈值电压的绝对值皆为0.2V，所有晶体管的击穿电压皆为2.4V。以下对于本发明电路操作将据此作详细描述。当供电电压VPP为3.3V时，在图2的第一保护模块111中第一电压转换信号VMIDN为1.65V，供电电压VPP的一半，且电压选择信号VSELH为3.3V，因而将内部转换电压VX限制为1.45V，也就是第一电压转换信号VMIDN减去N型晶体管的阈值电压。也因此，第一电压转换模块112仅能将输入信号SA的高逻辑电压0.9V转换成高逻辑电压为1.45V的前级反相输出信号SAMB0以及前级输出信号SAMD0。第一电压转换模块112的第一前级P型晶体管206以及第二前级P型晶体管207主要目的在于减轻第一前级N型晶体管204以及第二前级N型晶体管205的下拉能力不足的压力，而使得第一前级N型晶体管204以及第二前级N型晶体管205宽长比，即W/L，不必无限制的增加。同样当供电电压VPP为3.3V时，图3的逻辑模块120使用内部转换电压VX的电压值，此时为1.45V，并将第一逻辑信号SAMD2以及第二逻辑信号SAMB2分别成为前级输出信号SAMD0的同相以及反相信号，其中第二反相器301以及第三反相器302用于维持前级输出信号SAMD0以及前级反相输出信号SAMB0的信号在传输的过程中不受破坏。紧接着，第一逻辑信号SAMD2、第二逻辑信号SAMB2、逻辑输出信号SAMD1以及逻辑反相输出信号SAMB1传送至图4的后级电压转换电路130，供电电压VPP亦为3.3V，第一电压转换信号VMIDN为1.65V，用以限制第一反相输出端ALB以及第一输出端ALD的电压值小于或等于1.45V，也就是第一电压转换信号VMIDN减去后级第三N型晶体管403或后级第二P型晶体管406的阈值电压，而第二电压转换信号VMIDP亦为1.65V，用以限制第二反相输出端AHB以及第二输出端AHD的电压值大于或等于1.85V，也就是第二电压转换信号VMIDP加上后级第一P型晶体管405或后级第二P型晶体管406的阈值电压的绝对值。当供电电压VPP为1.8V时，图2的电压选择信号VSELH为0V，使得内部转换电压VX为1.8V，因此第一电压转换模块112将输入信号SA的高逻辑电压，例如0.9V，转换成高逻辑电压为1.8V的前级反相输出信号SAMB0以及前级输出信号SAMD0。此时，图3的逻辑模块120根据为0V的第二电压转换信号VMIDP而输出皆为高逻辑电压1.8V的第一逻辑信号SAMD2以及第二逻辑信号SAMB2，用以导通图4的后级第五N型晶体管409以及后级第六N型晶体管410。由于图4中四个晶体管串接于供电电压VPP至接地端Vss之间，因此当供电电压VPP较低时速度较慢，无法适用于较高传输速率的应用。因此导通后级第五N型晶体管409以及后级第六N型晶体管410已降低晶体管串接个数，即晶体管403、404、405、406短路，从而串入电路中的晶体管减少，运算速度提升。并且在不会击穿晶体管的情况下第一输出信号SALD、第一反相输出信号SALB、第二输出信号SAHD以及第二反相输出信号SAHB的电压幅度全幅保留，没有被降低，即，高逻辑电压为1.8V，低逻辑电压为0V，而增加电压转换电路对可能存在的后续电路中晶体管的驱动能力。对应不同供电电压VPP时，本发明的各个重要信号的电压值对应表详列于表1，以期更详细叙述本发明。VPP3.3V1.8VVSELHVPP0VMIDNVPP/2VPPVMIDPVPP/20SAMD0、SAMB00～VPP/2-VTHN0～VPPSALD、SALB0～VPP/2-VTHN0～VPPSAHD、SAHBVPP/2+|VTHP|～VPP0～VPP表1以上叙述许多实施例的特征，使本领域技术人员能够清楚理解本说明书的形态。本领域技术人员能够理解其可利用本发明揭示内容为基础以设计或更动其它制程及结构而完成相同于上述实施例的目的及/或达到相同于上述实施例的优点。本领域技术人员亦能够理解不脱离本发明的精神和范围的等效构造可在不脱离本发明的精神和范围内作任意的更动、替代与润饰。