1.一种自供电的低相位滞后的压电振动能量采集电路，其特征在于包括压电换能器（PZT）、检测电容（C1）、电感（L）、二极管（D0）、储能电容（Csto）、衬底电平切换电路、正极值检测电路、负极值检测电路、正极值互锁开关、负极值互锁开关、正半周检测互锁开关和负半周检测互锁开关，所述的衬底电平切换电路分别与芯片的P型衬底（Sub）、所述的压电换能器（PZT）的第一输出端（PZT1）、第二输出端（PZT2）相连接，所述的正极值检测电路上具有第二包络检测外接电阻端（RP1）、第一包络检测电容检测端（CDET1）、第二包络检测电阻检测端（RDET1）和控制信号端（CON1），所述的负极值检测电路上具有第二包络检测外接电阻端（RP2）、第一包络检测电容检测端（CDET2）、第二包络检测电阻检测端（RDET2）和控制信号端（CON2），所述的检测电容（C1）的一端与所述的正极值检测电路的第一包络检测电容检测端（CDET1）连接，所述的检测电容（C1）的另一端与所述的负极值检测电路的第一包络检测电容检测端（CDET2）连接，所述的压电换能器（PZT）的第一输出端（PZT1）分别与所述的正极值检测电路的第二包络检测外接电阻端（RP1）、所述的负极值检测电路、所述的正极值互锁开关、所述的负极值互锁开关、所述的正半周检测互锁开关、所述的负半周检测互锁开关相连接，所述的压电换能器（PZT）的第二输出端（PZT2）分别与所述的负极值检测电路的第二包络检测外接电阻端（RP2）、所述的正极值检测电路、所述的正极值互锁开关、所述的负极值互锁开关、所述的正半周检测互锁开关、所述的负半周检测互锁开关相连接，所述的正极值检测电路分别与所述的正极值互锁开关、所述的负极值互锁开关相连接，所述的负极值检测电路分别与所述的正极值互锁开关、所述的负极值互锁开关相连接，所述的正极值互锁开关与所述的正半周检测互锁开关相连接，所述的负极值互锁开关与所述的负半周检测互锁开关相连接，所述的正半周检测互锁开关与所述的负半周检测互锁开关相连接并具有输出电感正端（RPIN）和输出电感负端（LPIN），所述的电感（L）的一端和所述的二极管（D0）的正极分别与所述的输出电感正端（RPIN）相连接，所述的二极管（D0）的负极和所述的储能电容（Csto）的一端连接后作为输出直流电源的正极，所述的电感（L）的另一端、所述的输出电感负端（LPIN）和所述的储能电容（Csto）的另一端均接地。
2.如权利要求1所述的一种自供电的低相位滞后的压电振动能量采集电路，其特征在于：所述的正极值检测电路包括第一NMOS管（Mn1）、第二NMOS管（Mn2）、第一PMOS管（Mp1）、第二PMOS管（Mp2）和第一电阻（R1），所述的第一NMOS管（Mn1）的源极与漏极之间连接有第一寄生二极管（D1），所述的第二NMOS管（Mn2）的源极与漏极之间连接有第二寄生二极管（D2），所述的第一PMOS管（Mp1）的源极与漏极之间连接有第三寄生二极管（D3），所述的第二PMOS管（Mp2）的源极与漏极之间连接有第四寄生二极管（D4），所述的第一NMOS管（Mn1）的源极、所述的第一PMOS管（Mp1）的源极、所述的第二NMOS管（Mn2）的源极均与所述的压电换能器（PZT）的第二输出端（PZT2）连接，所述的第一NMOS管（Mn1）的栅极与所述的压电换能器（PZT）的第一输出端（PZT1）连接，所述的第一NMOS管（Mn1）的漏极、所述的第一PMOS管（Mp1）的栅极和漏极、所述的第二PMOS管（Mp2）的源极相连接为所述的第一包络检测电容检测端（CDET1），所述的第二NMOS管（Mn2）的漏极和栅极、所述的第二PMOS管（Mp2）的栅极、所述的第一电阻（R1）的一端相连接为所述的第二包络检测电阻检测端（RDET1），所述的第二PMOS管（Mp2）的漏极为所述的控制信号端（CON1），所述的第一电阻（R1）的另一端为所述的第二包络检测外接电阻端（RP1），所述的负极值检测电路包括第三NMOS管（Mn3）、第四NMOS管（Mn4）、第三PMOS管（Mp3）、第四PMOS管（Mp4）和第二电阻（R2），所述的第三NMOS管（Mn3）的源极与漏极之间连接有第五寄生二极管（D5），所述的第四NMOS管（Mn4）的源极与漏极之间连接有第六寄生二极管（D6），所述的第三PMOS管（Mp3）的源极与漏极之间连接有第七寄生二极管（D7），所述的第四PMOS管（Mp4）的源极与漏极之间连接有第八寄生二极管（D8），所述的第三NMOS管（Mn3）的源极、第四NMOS管（Mn4）的源极、所述的第三PMOS管（Mp3）的源极均与所述的压电换能器（PZT）的第一输出端（PZT1）连接，所述的第三NMOS管（Mn3）的栅极与所述的压电换能器（PZT）的第二输出端（PZT2）连接，所述的第三NMOS管（Mn3）的漏极、所述的第三PMOS管（Mp3）的漏极和栅极、所述的第四PMOS管（Mp4）的源极相连接为所述的第一包络检测电容检测端（CDET2），所述的第四NMOS管（Mn4）的漏极和栅极、所述的第四PMOS管（Mp4）的栅极、所述的第二电阻（R2）的一端相连接为所述的第二包络检测电阻检测端（RDET2），所述的第四PMOS管（Mp4）的漏极为所述的控制信号端（CON2），所述的第二电阻（R2）的另一端为所述的第二包络检测外接电阻端（RP2）。
3.如权利要求1所述的一种自供电的低相位滞后的压电振动能量采集电路，其特征在于：所述的衬底电平切换电路包括第五NMOS管（Mn5）和第六NMOS管（Mn6），所述的第五NMOS管（Mn5）的源极和漏极之间连接有第九寄生二极管（D9），所述的第六NMOS管（Mn6）的源极和漏极之间连接有第十寄生二极管（D10），所述的第五NMOS管（Mn5）的源极和所述的第六NMOS管（Mn6）的源极均与芯片的P型衬底（Sub）连接，所述的第五NMOS管（Mn5）的漏极、所述的第六NMOS管（Mn6）的栅极均与所述的压电换能器（PZT）的第一输出端（PZT1）连接，所述的第五NMOS管（Mn5）的栅极、所述的第六NMOS管（Mn6）的漏极均与所述的压电换能器（PZT）的第二输出端（PZT2）连接。
4.如权利要求1所述的一种自供电的低相位滞后的压电振动能量采集电路，其特征在于：所述的正半周检测互锁开关包括第七NMOS管（Mn7）和第五PMOS管（Mp5），所述的第七NMOS管（Mn7）的源极和漏极之间连接有第十一寄生二极管（D11），所述的第五PMOS管（Mp5）的源极和漏极之间连接有第十二寄生二极管（D12），所述的负半周检测互锁开关包括第八NMOS管（Mn8）和第六PMOS管（Mp6），所述的第八NMOS管（Mn8）的源极和漏极之间连接有第十三寄生二极管（D13），所述的第六PMOS管（Mp6）的源极和漏极之间连接有第十四寄生二极管（D14），所述的正极值互锁开关包括第九NMOS管（Mn9）、第十NMOS管（Mn10）、第七PMOS管（Mp7）和第三电阻（R3），所述的第九NMOS管（Mn9）的源极和漏极之间连接有第十五寄生二极管（D15），所述的第七PMOS管（Mp7）的源极和漏极之间连接有第十六寄生二极管（D16），所述的第十NMOS管（Mn10）的源极和漏极之间连接有第十七寄生二极管（D17），所述的负极值互锁开关包括第十一NMOS管（Mn11）、第十二NMOS管（Mn12）、第八PMOS管（Mp8）和第四电阻（R4），所述的第十一NMOS管（Mn11）的源极和漏极之间连接有第十八寄生二极管（D18），所述的第八PMOS管（Mp8）的源极和漏极之间连接有第十九寄生二极管（D19），所述的第十二NMOS管（Mn12）的源极和漏极之间连接有第二十寄生二极管（D20），所述的第七NMOS管（Mn7）的源极和所述的第八NMOS管（Mn8）的源极相连接为输出电感正端（RPIN），所述的第七NMOS管（Mn7）的栅极、所述的第十一NMOS管（Mn11）的源极、所述的第八PMOS管（Mp8）的漏极均与所述的压电换能器（PZT）的第二输出端（PZT2）连接，所述的第七NMOS管（Mn7）的漏极、所述的第九NMOS管（Mn9）的漏极、所述的第七PMOS管（Mp7）的源极相连接，所述的第八NMOS管（Mn8）的栅极、第九NMOS管（Mn9）的源极、所述的第七PMOS管（Mp7）的漏极均与所述的压电换能器（PZT）的第一输出端（PZT1）连接，所述的第八NMOS管（Mn8）的漏极、所述的第十一NMOS管（Mn11）的漏极、所述的第八PMOS管（Mp8）的源极相连接，所述的第九NMOS管（Mn9）的栅极、所述的第八PMOS管（Mp8）的栅极、所述的第十NMOS管（Mn10）的栅极、所述的第三电阻（R3）的一端相连接为控制信号端（CON1），所述的第三电阻（R3）的另一端接地，所述的第十一NMOS管（Mn11）的栅极、所述的第七PMOS管（Mp7）的栅极、所述的第十二NMOS管（Mn12）的栅极、所述的第四电阻（R4）的一端相连接为控制信号端（CON2），所述的第四电阻（R4）的另一端接地，所述的第五PMOS管（Mp5）的源极和所述的第六PMOS管（Mp6）的源极相连接为输出电感负端（LPIN），所述的第五PMOS管（Mp5）的漏极与所述的第十NMOS管（Mn10）的源极连接，所述的第五PMOS管（Mp5）的栅极、所述的第十二NMOS管（Mn12）的漏极均与所述的压电换能器（PZT）的第一输出端（PZT1）连接，所述的第六PMOS管（Mp6）的漏极与所述的第十二NMOS管（Mn12）的源极连接，所述的第六PMOS管（Mp6）的栅极、第十NMOS管（Mn10）的漏极均与所述的压电换能器（PZT）的第二输出端（PZT2）连接。