用于PFM模式升压型DC‑DC转换器的自适应导通时间控制电路的制作方法

本发明涉及电子元器件领域，尤其涉及一种用于pfm模式升压型dc-dc转换器的自适应导通时间控制电路。

背景技术：

近年来，基于wban(无线体域网)的智能可穿戴设备成为热门的研究课题。由于体积和可靠性的限制，传统锂电池供电成为智能可穿戴设备用户体验的瓶颈，热电发生器、单太阳能电池和燃料电池等在这一方面有着很大的潜能。然而，这些能源通常只能提供一个很低的电压和较低的功率。一个升压型转换器能有效的解决这个问题。

通常应用于无线传感器中的能量源的提供功率较低，降低了转换器的负载功率，如何能提高转换器的转换效率成为一个重要的问题。相对于ccm模式，dcm模式能在轻载条件下工作，并且可以获得一个较快的瞬态响应。因为在轻载条件下，相比于pwm模式，pfm(脉冲宽度调制)降低了开关损耗从而获得一个较高的效率。然而，pfm调制的升压型转换器输出纹波会随着输入电压的增大而增大，在高输入电压时会产生一个大输出纹波。

通常，为了解决升压型转换器输出纹波会随着输入电压的增大而增大的问题，一种方法是使用恒定峰值电流控制(cpic)，稍微的改善了输出纹波随输入纹波上升的问题。恒定峰值电流控制通常需要一个对电感电流检测电路，消耗额外的功率，降低了转换器的效率。另一种方法是采用了自适应峰值电感电流控制方法(apic)，通过对峰值电流进行指数项的衰减降低输出电压纹波。然而其指数的衰减降低了其输入电压的范围。在输入电压较小时，理论的峰值电流为负值，电路难以正常工作；在输入电压较大时输出纹波的衰减效果不够理想。

技术实现要素：

因此，为解决现有技术存在的技术缺陷和不足，本发明提出了一种用于pfm模式升压型dc-dc转换器的自适应导通时间控制电路(10)，包括输入电压采样与偏置模块(100)、电容充放电模块(101)及电压比较与逻辑产生模块(102)；其中，

输入电压采样与偏置模块(100)、电容充放电模块(101)及电压比较与逻辑产生模块(102)依次串行连接，且自适应导通时间控制电路(10)接收dc-dc转换器的相位控制信号并向dc-dc转换器的第一驱动模块输出开关控制信号。

在本发明提供的一个实施例中，升压型dc-dc转换器包括电压源(source_vin)、电感(l)、第一开关(s1)、第一驱动模块、第二开关(s2)、第二驱动模块、电容(c)、转换器电阻(rload)、第一反馈电阻(rfb1)、第二反馈电阻(rfb2)及逻辑与控制单元；

电感(l)、第二开关(s2)、第一反馈电阻(rfb1)、第二反馈电阻(rfb2)依次串联后并接于电压源(source_vin)的两端；第一开关(s1)电连接至电感(l)与第二开关(s2)串联形成的节点及第二反馈电阻(rfb2)与电压源(source_vin)串联形成的节点之间；电容(c)与转换器电阻(rload)并联后电连接至第二开关(s2)与第一反馈电阻(rfb1)串联形成的节点与第二反馈电阻(rfb2)与电压源(source_vin)的负极串联形成的节点之间；

逻辑与控制单元的输入端电连接至第一反馈电阻(rfb1)与第二反馈电阻(rfb2)串联形成的节点处，其第一输出端、第二输出端、第三输出端、第四输出端均电连接至自适应导通时间控制电路(10)，其第五输出端通过第二驱动模块电连接至第二开关(s2)的控制端。

在本发明提供的一个实施例中，输入电压采样与偏置模块(100)包括：

第一晶体管(p1)、第一偏置电流源(ibias)、第一分压电阻(r1)、第二分压电阻(r2)、第三开关(s3)、第四开关(s4)、第五开关(s5)、第六开关(s6)、第七开关(s7)、第八开关(s8)及第一电容(c1)；

第一晶体管(p1)及第一偏置电流源(ibias)依次串接于第一输出电压端(vout)及接地端(gnd)之间；第一分压电阻(r1)、第三开关(s3)、第二分压电阻(r2)及第四开关(s4)依次串接于第一输入电压端(vin)与接地端(gnd)之间；第五开关(s5)、第一电容(c1)及第八开关(s8)依次串接于第一晶体管(p1)的控制端及输入电压采样与偏置模块(100)的输出端(p_vbias)之间；

第六开关(s6)串接于第三开关(s3)与第二分压电阻(r2)串接形成的节点(a)和第五开关(s5)与第一电容(c1)串接形成的节点(b)之间；第七开关(s7)串接于第二分压电阻(r2)与第四开关(s4)串接形成的节点(b)和第一电容(c1)与第八开关(s8)串联形成的节点(d)之间；

第三开关(s3)、第四开关(s4)、第六开关(s6)及第七开关(s7)的控制端作为输入电压采样与偏置模块(100)的第一输入端，五开关(s5)的控制端作为输入电压采样与偏置模块(100)的第二输入端，第八开关(s8)的控制端作为输入电压采样与偏置模块(100)的第三输入端分别电连接逻辑与控制单元的第一输出端、第二输出端及第三输出端，以分别获取第一相位控制信号(φ1)、第二相位控制信号(φ2)及第三相位控制信号(φ3)。

在本发明提供的一个实施例中，第一晶体管(p1)为pmos晶体管，相应地，第一晶体管(p1)的控制端为pmos晶体管的栅极。

在本发明提供的一个实施例中，第一相位控制信号(φ1)与第二相位控制信号(φ2)的相位相反。

在本发明提供的一个实施例中，电容充放电模块(101)包括第二晶体管(p2)、第九开关(s9)、第十开关(s10)及第二电容(c2)；

第二晶体管(p2)、第九开关(s9)及第二电容(c2)依次串接于第一输出电压端(vout)及接地端(gnd)之间；第十开关(s10)电连接至第九开关(s9)与第二电容(c2)串联形成的节点与接地端(gnd)之间；

第二晶体管(p2)的控制端作为电容充放电模块(101)的第一输入端电连接输入电压采样与偏置模块(100)的输出端(p_vbias)；第九开关(s9)的控制端作为其第二输入端电连接逻辑与控制单元的第三输出端以获取第四相位控制信号(φ4)；第十开关(s10)的控制端作为其第三输入端电连接逻辑与控制单元的第四输出端；

第九开关(s9)与第二电容(c2)串联形成的节点作为电容充放电模块(101)的输出端(p_vcap)电连接电压比较与逻辑产生模块(102)的输入端。

在本发明提供的一个实施例中，第二晶体管(p2)为pmos晶体管，相应地，第二晶体管(p2)的控制端为pmos晶体管的栅极。

在本发明提供的一个实施例中，电压比较与逻辑产生模块(102)包括第一比较器(comparator1)及第一rs触发器(rstrigger1)；

第一比较器(comparator1)的正输入端电连接电容充放电模块(101)的输出端(p_vcap)，其负输入端电连接第一基准电压(vref)的输出端(p_vref)，其输出端电连接第一rs触发器(rstrigger1)的r端；

第一rs触发器(rstrigger1)的s端电连接逻辑与控制单元的第四输出端以获取第四相位控制信号(φ4)，其q端作为电压比较与逻辑产生模块(102)的输出端输出时钟信号(clk)至第一驱动模块以实现对第一开关(s1)的控制。

本发明针对dcm模式pfm控制的升压型dc-dc转换器，提出了一种适用于升压型dc-dc转换器的自适应导通时间控制电路，不需要额外的电感电流检测电路，利用了晶体管强反型区平方关系产生了自适应的导通时间，衰减了转换器的电感峰值电流，有效的解决了pfm模式的升压型dc-dc转换器存在的输出电压纹波随输入电压纹波增大的问题。

通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅试图概念地说明此处描述的结构和流程。

附图说明

下面将结合附图，对本发明的具体实施方式进行详细的说明。

图1为本发明提供的一种用于pfm模式升压型dc-dc转换器的自适应导通时间控制电路的总体框图；

图2为本发明提供的输入电压采样与偏置模块(100)的电路结构示意图；

图3为本发明提供的电容充放电模块(101)的电路结构示意图；

图4为本发明提供的电压比较与逻辑产生模块(102)的电路结构示意图；

图5为本发明提供的相位控制信号波形图与时钟信号波形图；

图6为发明提供的不同输入电压下导通时间图；

图7为本发明提供的不同输入电压下恒定峰值电流控制和自适应导通时间控制的峰值电流对比图；

图8为本发明提供的不同输入电压下恒定峰值电流控制和自适应导通时间控制的输出电压纹波对比图；

图9为本发明提供的一种逻辑与控制单元的电路结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

实施例一

请参考图1，如图1所示，图1为本发明提供的一种用于pfm模式升压型dc-dc转换器的自适应导通时间控制电路的总体框图(10)，该电路包括输入电压采样与偏置模块(100)、电容充放电模块(101)及电压比较与逻辑产生模块(102)；其中，

输入电压采样与偏置模块(100)、电容充放电模块(101)及电压比较与逻辑产生模块(102)依次串行连接，且自适应导通时间控制电路(10)接收dc-dc转换器的相位控制信号并向dc-dc转换器的第一驱动模块输出开关控制信号。

进一步地，在上述实施例的基础上，请再次参考图1，升压型dc-dc转换器包括电压源(source_vin)、电感(l)、第一开关(s1)、第一驱动模块、第二开关(s2)、第二驱动模块、电容(c)、转换器电阻(rload)、第一反馈电阻(rfb1)、第二反馈电阻(rfb2)及逻辑与控制单元；

电感(l)、第二开关(s2)、第一反馈电阻(rfb1)、第二反馈电阻(rfb2)依次串联后并接于电压源(source_vin)的两端；第一开关(s1)电连接至电感(l)与第二开关(s2)串联形成的节点及第二反馈电阻(rfb2)与电压源(source_vin)串联形成的节点之间；电容(c)与转换器电阻(rload)并联后电连接至第二开关(s2)与第一反馈电阻(rfb1)串联形成的节点与第二反馈电阻(rfb2)与电压源(source_vin)的负极串联形成的节点之间；

逻辑与控制单元的输入端电连接至第一反馈电阻(rfb1)与第二反馈电阻(rfb2)串联形成的节点处，其第一输出端、第二输出端、第三输出端、第四输出端均电连接至自适应导通时间控制电路(10)，其第五输出端通过第二驱动模块电连接至第二开关(s2)的控制端。

进一步地，在上述实施例的基础上，请参考图2，输入电压采样与偏置模块(100)包括：

第一晶体管(p1)、第一偏置电流源(ibias)、第一分压电阻(r1)、第二分压电阻(r2)、第三开关(s3)、第四开关(s4)、第五开关(s5)、第六开关(s6)、第七开关(s7)、第八开关(s8)及第一电容(c1)；

第一晶体管(p1)及第一偏置电流源(ibias)依次串接于第一输出电压端(vout)及接地端(gnd)之间；第一分压电阻(r1)、第三开关(s3)、第二分压电阻(r2)及第四开关(s4)依次串接于第一输入电压端(vin)与接地端(gnd)之间；第五开关(s5)、第一电容(c1)及第八开关(s8)依次串接于第一晶体管(p1)的控制端及输入电压采样与偏置模块(100)的输出端(p_vbias)之间；

第六开关(s6)串接于第三开关(s3)与第二分压电阻(r2)串接形成的节点(a)和第五开关(s5)与第一电容(c1)串接形成的节点(b)之间；第七开关(s7)串接于第二分压电阻(r2)与第四开关(s4)串接形成的节点(b)和第一电容(c1)与第八开关(s8)串联形成的节点(d)之间；

第三开关(s3)、第四开关(s4)、第六开关(s6)及第七开关(s7)的控制端作为输入电压采样与偏置模块(100)的第一输入端，五开关(s5)的控制端作为输入电压采样与偏置模块(100)的第二输入端，第八开关(s8)的控制端作为输入电压采样与偏置模块(100)的第三输入端分别电连接逻辑与控制单元的第一输出端、第二输出端及第三输出端，以分别获取第一相位控制信号(φ1)、第二相位控制信号(φ2)及第三相位控制信号(φ3)。

进一步地，在上述实施例的基础上，第一晶体管(p1)为pmos晶体管，相应地，第一晶体管(p1)的控制端为pmos晶体管的栅极。

进一步地，在上述实施例的基础上，第一相位控制信号(φ1)与第二相位控制信号(φ2)的相位相反。

进一步地，在上述实施例的基础上，请参考图3，电容充放电模块(101)包括第二晶体管(p2)、第九开关(s9)、第十开关(s10)及第二电容(c2)；

第二晶体管(p2)、第九开关(s9)及第二电容(c2)依次串接于第一输出电压端(vout)及接地端(gnd)之间；第十开关(s10)电连接至第九开关(s9)与第二电容(c2)串联形成的节点与接地端(gnd)之间；

第二晶体管(p2)的控制端作为电容充放电模块(101)的第一输入端电连接输入电压采样与偏置模块(100)的输出端(p_vbias)；第九开关(s9)的控制端作为其第二输入端电连接逻辑与控制单元的第三输出端以获取第四相位控制信号(φ4)；第十开关(s10)的控制端作为其第三输入端电连接逻辑与控制单元的第四输出端；

第九开关(s9)与第二电容(c2)串联形成的节点作为电容充放电模块(101)的输出端(p_vcap)电连接电压比较与逻辑产生模块(102)的输入端。

进一步地，在上述实施例的基础上，第二晶体管(p2)为pmos晶体管，相应地，第二晶体管(p2)的控制端为pmos晶体管的栅极。

进一步地，在上述实施例的基础上，请参考图4，电压比较与逻辑产生模块(102)包括第一比较器(comparator1)及第一rs触发器(rstrigger1)；

第一比较器(comparator1)的正输入端电连接电容充放电模块(101)的输出端(p_vcap)，其负输入端电连接第一基准电压(vref)的输出端(p_vref)，其输出端电连接第一rs触发器(rstrigger1)的r端；

第一rs触发器(rstrigger1)的s端电连接逻辑与控制单元的第四输出端以获取第四相位控制信号(φ4)，其q端作为电压比较与逻辑产生模块(102)的输出端输出时钟信号(clk)至第一驱动模块以实现对第一开关(s1)的控制。

进一步地，请参考图9，在图9给出的一种逻辑与控制单元的结构图中，死区时间模块的输出端作为其第一输出端，输出s2_signal信号至第二驱动模块实现对第二开关(s2)的控制；相位产生模块的四个输出端分别作为其第一输出端、第二输出端、第三输出端和第四输出端，分别输出第一相位控制信号(φ1)、第二相位控制信号(φ2)、第三相位控制信号(φ3)和第四相位控制信号(φ4)至自适应导通时间控制电路(10)的指定位置处。其中，第一相位控制信号(φ1)输出至第三开关(s3)、第四开关(s4)、第六开关(s6)及第七开关(s7)的控制端，第二相位控制信号(φ2输出至第五开关(s5)，第三相位控制信号(φ3)输出至第八开关(s8)及第九开关(s9)，第四相位控制信号(φ4)输出至第十开关(s10)。值得指出的是，逻辑与控制单元是成熟的现有技术，图9仅给出了其中的一个实现方式，而不应该将本实施方式视为本发明的限制。

本实施例中，第一驱动模块，第二驱动模块也是成熟的现有技术，用于对第一开关(s1)和第二开关(s2)的导通和闭合进行控制，本发明不在此处进行限制。

实施例二

本实施例在实施例一的基础上，对本技术方案的实现方式和原理做进一步的阐述。

请参考图5，图5给出了第一相位控制信号(φ1)，第二相位控制信号(φ2)，第三相位控制信号(φ3)，第四相位控制信号(φ4)，以及输出的时钟信号(clk)的波形图。在本实施例中，默认当第一相位控制信号(φ1)，第二相位控制信号(φ2)，第三相位控制信号(φ3)，第四相位控制信号(φ4)为高电平时其所控制的开关分别闭合，实现导通。

自适应导通时间控制电路(10)的工作分为采样阶段与偏置与充电阶段。在采样阶段，仅有第一相位控制信号(φ1)为高电平，则第三开关(s3)，第四开关(s4)，第六开关(s6)，以及第七开关(s7)皆闭合，实现导通。第五开关(s5)，第八开关(s8)，第九开关(s9)，第十开关(s10)皆断开。在本实施例中，设置第一分压电阻(r1)与第二分压电阻(r2)电阻值相等，则节点(a)的电位va，所示节点(b)的电位vb，节点(c)的电位vc，节点(d)电位vd分别为：

vb＝vd＝0(2)

进一步地，在偏置与充电阶段，第一相位控制信号(φ1)变为低电平，则第三开关(s3)，第四开关(s4)，第六开关(s6)，与第七开关(s7)均断开。此时，与第一相位控制信号(φ1)反相的第二相位控制信号(φ2)变为高电平，则第五开关(s5)闭合，实现导通。通过调整第一偏置电流源(ibias)，可以使得第一pmos晶体管(p1)的过驱动电压为零。此时，节点(c)的电位vc等于第一pmos晶体管(p1)的栅电压vgp1，为：

vc＝vgp1＝vout-vth(3)

式中，vth为第一pmos晶体管(p1)的阈值电压。则此时节点(d)的电位vd为：

当第四相位控制信号(φ4)为变为高电平后，第十开关(s10)闭合，实现导通，第二电容(c2)的节点电压vcap被下拉至0，且第一rs触发器(rstrigger1)输出高电平。当第三相位控制信号(φ3)变为高电平，第八开关(s8)与第九开关(s9)皆闭合，实现导通。则此时pmos晶体管(p2)的栅极电压vgp2等于节点d电位vd：

则pmos晶体管(p2)的漏极电流id为：

在上式中，μp是p型晶体管的迁移率，cox是单位氧化层电容，wp2是pmos晶体管(p2)的沟道宽度，lp2是pmos晶体管(p2)的沟道长度。

由于pmos晶体管(p2)的漏极电流id充电，第二电容(c2)的节点电压vcap上升。当第二电容(c2)的节点电压vcap上升至第一偏置电压vref后第一比较器(comparator1)的输出进行翻转，则第一rs触发器(rstrigger1)输出由高电平转变为低电平。自适应导通时间为时钟信号(clk)的高电平时间，时钟信号(clk)的高电平时间等于第二电容(c2)的节点电压vcap从0上升至第一偏置电压vref所需时间。则自适应导通时间为：

式中，k1为常数。则所升压型dc-dc转换器电感上的峰值电流为：

由于升压型dc-dc转换器的输出电压纹波vripple：

vripple∈il(peak)(9)

由于升压型dc-dc转换器电感上的峰值电流随着输入电压的增大而减小。则升压型dc-dc转换器的输出电压纹波vripple随着输入电压增大而增大的问题得到了解决。此外，还请参考图6，图6为发明提供的不同输入电压下导通时间图。

请参考图7，图7给出了不同输入电压下使用了自适应导通时间控制电路(aot)与使用恒定导通时间电路(cpip)的升压型dc-dc转换器的峰值电感电流对比。为了方便比较，cpic和aoc的初始峰值电感电流(0.4v输入电压下对应的峰值电流)被设置为相同的值，200ma。使用了aoc，峰值电感电流随着第一输入电压(vin)的增大而减小。

请参考图8，图8给出了不同输入电压下使用了自适应导通时间控制电路(aot)与使用恒定导通时间电路(cpip)的升压型dc-dc转换器的电压纹波对比图。为了显示出对比的可靠性，cpic和aoc的初始电感峰值电流，负载电流，负载电容，电感均相同。在1ma的负载电流的前提下，cpic方法的输出纹波为28.6-200.15mv，而aoc方法的输出电压纹波为13.1-25.5mv；在10ma的负载电流的前提下，cpic方法的输出电压纹波为27.4-192.0mv，而aoc方法的输出电压纹波为10.5-25.7mv。可以看到，cpip的输出短板他纹波随着第一输入电压增大而增大，并且这一问题在第一输入电压较高时尤为严重。本文使用的自适应的导通控制方法可以有效的减小纹波。

本发明提供的一种用于升压型dc-dc转换器的自适应导通时间控制电路，具有以下有益效果：

1.在不使用电感电流检测电路的前提下实现了自适应导通时间控制，减小了转换器的功耗。

2.利用晶体管的强反型区平方关系产生了自适应的导通时间，降低了转换器的纹波。

3.自适应的导通时间控制方式提高了转换器的效率。

4.利用了晶体管强反型区平方关系产生了自适应的导通时间，在高输入电压下对输出电压纹波的衰减能力强，同时在低输入电压也能正常工作，拓宽了转换器的输入电压范围。

综上，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。