一种应用于物联网中的静电保护电路的制作方法

本发明涉及静电保护领域，特别是涉及一种电源钳位静电保护电路。

背景技术：

近些年随着集成电路工艺的快速发展，MOS管的线宽越来越窄，结深越来越浅，栅氧层的厚度也越来越薄，这些都加速了电路设计对静电保护（ESD，Electro-Static discharge）的需求。当线宽为1µm时，ESD事件对电路的影响很小，当进入0.18µm、0.13µm时代，尤其是90纳米以下时代，ESD成为了刻不容缓的问题，在各大物联网应用芯片中，都需要对应的静电保护电路。

通用的ESD分为HBM（Human body model 人体模式）模式，MM（machine model机器模式）模式和CDM（Charged device model 带电模式）模式。HBM和MM模式是外部对芯片进行放电，仅仅依靠输入输出端口的ESD保护电路是远远不够的，还需要在电源和地之间加ESD保护电路（电源钳位ESD电路），从而能够更加快速的泄放电流，以保证整个芯片的ESD性能。

参见图1所示，现有的电源钳位ESD电路。

检测电路由电阻R1和电容C1组成，其RC延时时间决定着泄放电流的时间，延时时间越大，泄放电流时间也就越多。该检测电路用于检测ESD脉冲，正确区分ESD脉冲和正常的电源上电脉冲。当电源正常上电时，检测电路要保证电源钳位ESD电路不开启，当发生ESD事件时，检测电路要能够迅速检测到ESD脉冲，并引导电源钳位ESD电路工作，从而泄放电流，保护芯片内部电路。

缓冲电路，由三个串联连接的反相器INV1～INV3组成，用于放大检测电路的输出，给泄放电路提供驱动能力，从而驱动泄放管工作。

泄放电路，由NMOS晶体管NM1组成，用于泄放ESD电流的，当发生ESD事件时，泄放电路能正常打开泄放ESD电流；当电路正常工作时，泄放电路是关闭的。由于发生ESD事件时，电流都是安培量级的，泄放电路的NMOS晶体管尺寸都较大。

当在芯片引脚处发生ESD事件时，ESD电压或电流通过D1留到VDD上，然后再通过NM1管来泄放ESD电流。NM1管上的栅极电压就是VDD电压，该电压比芯片引脚处的电压低一个二极管压降。

电源正常上电的时间一般为1ms左右，而发生ESD事件的时间为几十纳秒级别。检测电路不仅要正确区分ESD脉冲和正常的电源上电脉冲，还要尽量增加延时时间，从而增加泄放ESD电流的时间。图1中的检测电路用RC电路进行延时设计，如果RC时间较长，泄放电流效果会更好。图1中的结构在泄放ESD电流时，NM1管上栅极的电压就是VDD，该电压越高，泄放电流也会越快。

技术实现要素：

本发明要解决的技术问题是提供一种静电保护电路，在芯片正常上电时，要保证ESD电路处于关闭状态，不会误触发ESD电路工作，当发生ESD事件时，又要尽可能的多泄放ESD电流，从而保护电路的内部器件不受损坏。

为解决上述技术问题，本发明是通过以下技术方案实现的：

一种应用于物联网中的静电保护电路，其特点是，包括：

一二极管保护电路，由第一二极管D1和第二二极管D2组成，用于提供泄流通路；

一高压产生电路，由第二NMOS管NM2、第一PMOS管PM1和第二PMOS管PM2组成，用于给泄放管的栅极提供更高的驱动电压；

一检测电路，由第一电阻R1和第一电容C1组成，用于检测是否发生静电事件；

一缓存电路，由第一反相器INV1，第三NMOS管NM3，第二电阻R2和第二电容C2组成，用于增加泄放静电电流的时间和提供驱动；

一泄放电路，由第一NMOS晶体管NM1组成，用于泄放主要的静电电流。

所述二极管保护电路，芯片引脚端、PM1管的漏极、二极管D1的正极、二极管D2的负极和内部电路的输入端连接在一起，该点标记为VA点，二极管D1的负极和VDD相连，二极管D2的正极和地相连。

所述高压产生电路，PM1管的漏极和VA点相连，PM1管的源极和PM2管的源极相连并标记为VDDH，PM1管的栅极、PM2管的栅极和NM2管的栅极相连接在一起，该点标记为VB，PM2管的漏极和NM2管的漏极相连接，该点标记为VC，NM2管的源极接地。

所述的检测电路，第一电容C1和第一电阻R1串联，串联的点作为检测电路的输出端，电容C1的另外一端和电源VDD连接，电阻R1的另外一端和地连接。

所述缓存电路，检测电路的输出端和第一反相器INV1的输入端相连在一起，INV1的输出端、NM3管的漏极、第二电阻R2和第二电容C2串连接至VB点，电容C2的另外一端、NM3管的源极和INV1的地端接地，电阻R2的另外一端和INV1的电源端连接至电源VDD。

所述泄放电路，第一NMOS管NM1源极和地连接，NM1管的漏极和VDD连接，NM1管的栅极连接至VC点。

本发明与现有的静电保护电路相比，具有以下优点：

当发生ESD事件时，通过提高泄放管栅极电压来加快ESD电流的泄放，这样同样的时间内可以泄流更多的ESD电流，另外延时网络可以让泄放管有更多的时间来泄放静电电流，让静电电流泄放的更加充分，因此可以更好的保护内部器件。

附图说明

图1是现有的静电保护电路原理图；

图2是本发明的静电保护电路一实施例原理图。

具体实施方式

下面结合附图与具体实施方式对本发明作进一步详细的说明：

参见图2所示，在下面的实施例中，本发明所述的静电保护电路，包括：

一二极管保护电路，由第一二极管D1和第二二极管D2组成；一高压产生电路，由第二NMOS管NM2、第一PMOS管PM1和第二PMOS管PM2组成；一检测电路，由第一电阻R1和第一电容C1组成；一缓存电路，由第一反相器INV1，第三NMOS管NM3，第二电阻R2和第二电容C2组成；一泄放电路，由第一NMOS晶体管NM1组成。

电阻R1和电容C1组成的检测电路，例如设计其RC延时时间为150ns左右，一般ESD事件的发生时间都是几十ns级别的，当发生ESD事件时，其检测电路可以正确的检测出，当芯片正常上电时，又不会误触发。

当芯片正常上电时候，检测电路的输出端为低电平，反相器INV1的输出端就是高电平，PM2管截止，此时PM2管的漏极就是低电平，那么泄放管NM1处于关闭状态。

当发生ESD事件时候，检测电路的输出端为高电平，那么反相器INV1的输出端就是低电平，导通PM1管和PM2管，VDDH电压就传输到VC点， NM1管开始泄放电流。VDDH电压就是芯片引脚处引入的ESD电压，比VDD电压高一个二极管压降，NM1管的栅极电压越高，泄放电流就可以越快。

当发生ESD事件时候，由于NM1管的栅极和NM3管栅极相连，因此NM3管也导通，将VB点拉在低电平的状态，VC点就更加稳定的稳在高电平状态，那么NM1管也就在稳定的泄放电流。当检测电路的输出端慢慢变成低电平时，有R2和C2组成的延时电路会使得INV1的输出端在持续一端时间的低电平，然后INV1的输出端再变为高电平，最后关闭NM1管，从而完成ESD保护的整个过程。其优点就是当ESD事件结束时，仍然还可以依靠RC延时给NM1管一段时间来充分泄放电流，更好的保护芯片内部器件。由R2和C2组成的延时电路，其时间常数可以设置的较长些，比如200us。

采用smic 0.13um工艺进行模拟仿真，在同等条件下，假设瞬间的ESD电压为20V，背景技术的电路，NM1管的栅极泄放高压为17.8V，而本发明的电路中，泄放管栅极的高压为19.6V，给同样50ns的高压脉冲，背景技术中的泄流管的栅极仅仅能持续22ns的高压时间，而本发明中的泄流管栅极可以持续205us的高压时间，从仿真对比结果来看，本发明具有更高的泄放电压和更长的泄放静电电流的时间。

虽然本发明利用具体的实施例进行说明，但是对实施例的说明并不限制本发明的范围。本领域内的熟练技术人员通过参考本发明的说明，在不背离本发明的精神和范围的情况下，容易进行各种修改或者可以对实施例进行组合。