准谐振反激式转换器的制作方法

本发明涉及一种准谐振反激式转换器(quasiresonantflybackconverter)。更具体地，本发明涉及电池供电的汽车高压(hv，highvoltage)放大器中用以产生调制hv电压的准谐振反激式转换器。

背景技术：

反激式转换器的总体布局如图1所示。反激式转换器将来自电源100的dc输入电压转换成用于负载1的另一dc电压。为此，反激式转换器包括具有磁芯的变压器10和半导体开关3。开关3的开关操作由控制器110控制。

当开关3闭合时，电流流过变压器10的初级绕组。能量存储在变压器10的磁场中。二极管120防止电流通过变压器10的次级绕组流入负载1。更具体地，二极管120是串联到次级绕组的反向偏置二极管。在这个阶段，电容器130向负载1供应电能。

之后，控制器110断开开关3，使得通过变压器10的初级绕组的电流变为零。同时，次级二极管开始导通，并且次级电流上升到其峰值。变压器向电容器130和负载1输送能量。

控制器110向开关3供应pwm信号，该pwm信号的占空比控制传递到负载1的能量的量。

有不同的方式来控制开关3的开关操作。

在传统的固定/恒定频率反激式转换器中，开关3以固定频率导通并且当初级侧的电流达到期望水平时断开。

一旦存储在变压器10的磁芯中的能量被释放到负载1(磁芯被消磁)，主电感就与开关3的绕组电容和输出电容一起形成谐振电路，该谐振电路引起跨越开关3的漏极-源极电压的阻尼振荡(所谓的并联谐振振荡)。因此，开关3可以在导致高开关损耗的高电压周期期间闭合。此外，并行谐振波在时钟循环的整个续流(freewheeling)时间周期内振荡，导致磁芯中的额外功耗。

此外，遭受高寄生损耗(例如，漏电感和绕组电容)的反激式转换器中还有额外的振荡。在这种情况下，变压器的漏电感随着绕组电容和并联负载二极管电容振荡，从而在导通期间产生串联谐振电路。由于漏电感比初级绕组的电感小得多，所以串联谐振振荡的频率高于并联谐振振荡的频率。开关的导通时间期间的串联谐振电流叠加在初级电流上，使得电流感测更加困难。这意味着当前模式控制经常失败。此外，这些电流磁化磁芯，导致更高的磁芯温度。

因此，串联和并联谐振振荡降低了恒定频率反激式转换器的效率。

可变频率反激式转换器(也称为准谐振反激式转换器)极大地减小了谐振振荡的影响。在准谐振中，当漏极-源极电压达到最小值(负谷点(negativevalleypoint))时，控制器110逐个循环地导通开关3。即使所有变压器能量都已经传递到负载1上，这个谷值也会在磁芯退磁后出现。传统上，辅助绕组用于检测谷点。准谐振反激式转换器以可变频率在不连续模式下工作，可变频率值基本上取决于负载电阻和输入电压。

鉴于上述情况，本发明的目的是克服恒定频率反激式转换器的问题，并实现具有简单布局的准谐振反激式转换器。

技术实现要素：

这个目的通过根据权利要求1所述的反激式转换器来实现。

反激式转换器包括：输入端子，被配置为接收dc输入电压；变压器，包括初级线圈以及次级线圈，所述初级线圈连接到所述输入端子；半导体开关，被配置为开关流过初级线圈的电流；第一测量单元，被配置为测量dc输入电压；以及第二测量单元，被配置为测量跨越半导体开关的电压。反激式转换器还包括控制单元，该控制单元具有同步端子并且被配置为根据输入到同步端子的同步信号以恒定频率向半导体开关输出开关信号。此外，反激式转换器包括频率调节单元，该频率调节单元被配置为基于由第一测量单元测量的dc输入电压和由第二测量单元测量的电压向同步端子传送同步信号，使得从控制单元输出的开关信号的频率变得可变。

因此，本发明使用恒定频率反激式控制器作为准谐振反激式控制器。为此，本发明操纵恒定频率反激式控制器的同步输入。这消除了对辅助绕组的需要，从而简化了反激式转换器的布局。此外，这种设计最小化了寄生效应的影响，提高了反激式转换器的效率，并降低了emc辐射。

根据一个方面，频率调节单元包括延迟单元，该延迟单元被配置为将由第一测量单元测量的dc输入电压和由第二测量单元测量的电压延迟预定时间延迟。

根据另一方面，预定时间延迟等于变压器的并联谐振振荡的周期持续时间的四分之一。利用该延迟时间，可以可靠地检测谷点。

根据另一方面，延迟单元是低通滤波器。利用低通滤波器，反激式转换器的简单设计是可能的。

根据另一方面，频率调节单元包括比较器，该比较器被配置为将所延迟的dc输入电压与所延迟的由第二测量单元测量的vds电压进行比较，并且当所延迟的dc输入电压等于由所延迟的第二测量单元测量的vds电压时，将同步信号传送到控制单元。

根据另一方面，频率调节单元包括差分电路，该差分电路被配置为计算由第一测量单元测量的dc输入电压和由第二测量单元测量的vds电压之间的差值，延迟单元被配置为延迟由差分电路计算的差值，并且比较器被配置为当所延迟的差值过零时将同步信号传送到控制单元。

根据另一方面，比较器被配置为当由第一测量单元测量的dc输入电压再次等于所延迟的电压信号时重置同步信号。

根据另一方面，频率调节单元包括衰减单元，该衰减单元被配置为衰减由第一测量单元测量的dc输入电压和由第二测量单元测量的vds电压。

根据另一方面，开关信号是pwm信号，并且控制单元被配置为与同步信号同步地导通半导体开关。

根据另一方面，同步信号是方波信号。

根据另一方面，频率调节单元被配置为在反激式转换器操作的每个循环将同步信号传送到同步端子。

根据另一方面，控制单元包括振荡器，该振荡器被配置为输出恒定频率，并且该恒定频率被设置为低于从控制单元输出的可变频率的期望最小值。

附图说明

图1显示了反激式转换器的总体布局。

图2示出了根据本发明实施例的反激式转换器。

图3示出了根据本发明实施例的不同电压信号的时间特性。

具体实施方式

现在将结合具体实施例描述本发明。具体实施例用于向技术人员提供更好的理解，但并不旨在以任何方式限制由所附权利要求限定的本发明的范围。特别地，在整个说明书中独立描述的实施例可以被组合以形成进一步的实施例，只要它们不相互排斥。

图2示出了根据本发明实施例的反激式转换器。

反激式转换器包括被配置为接收dc输入电压vindc的输入端子。dc输入电压vindc由电源2供应。电源可以是车辆电池。

反激式转换器还包括变压器10，变压器10包括初级线圈以及次级线圈，初级线圈连接到输入端子。

次级线圈连接到负载1，负载1将被供应不同于dc输入电压vindc的dc电压。次级侧电路还包括电容器和二极管。

反激式转换器还包括半导体开关3，半导体开关3被配置为开关流过初级线圈的电流。半导体开关3可以是mosfet(金属氧化物半导体场效应晶体管)，尤其是vmos。当半导体开关3闭合时，电流可以流过初级绕组。当半导体开关3断开时，防止电流流过初级绕组。

反激式转换器还包括第一测量单元和第二测量单元，第一测量单元被配置为测量dc输入电压vindc，第二测量单元被配置为测量跨越半导体开关的电压vds。半导体开关3的电压vds基本上是输入电池电压和初级绕组处的反射输出电压之和。

反激式转换器还包括控制单元9，控制单元9具有同步端子并且被配置为根据输入到同步端子的同步信号以恒定频率向半导体开关3输出开关信号。控制单元9的输出连接到半导体开关3的栅极端子。因此，控制单元9充当半导体开关3的栅极驱动器。

控制单元9的主要功能是以恒定频率开关半导体开关。换句话说，控制单元9是用于恒定频率反激式转换器(恒定频率控制器)的传统控制单元。这种传统的恒定频率控制器具有同步端子，以便使恒定频率开关信号与输入同步信号同步。也就是说，当同步信号连接到输入时，新的时钟循环将开始。更具体地，当检测到同步信号的上升沿时，控制单元9开始输出开关信号。控制单元9忽略同步信号的下降沿。

同步信号优选为方波信号。在这种情况下，当在同步端子接收到方波信号的上升沿时，将开始新的开关循环。换句话说，开关信号的上升沿与方波信号的上升沿同步。

开关信号可以是pwm信号。在这种情况下，控制单元9包括被配置为生成和输出pwm信号的pwm单元13。pwm信号的上升沿与同步信号同步地输出。也就是说，pwm信号的上升沿对应于同步信号的上升沿。

控制单元9可以包括振荡器11和调节单元12，振荡器11被配置为生成恒定频率fclock，调节单元12被配置为调节恒定频率的值。恒定频率fclock优选设置为低于从控制单元输出的可变频率的期望最小值。换句话说，振荡器11的恒定频率fclock由调节单元12调节到低于准谐振反激式转换器的期望最小开关频率的值。fclock的典型值为30khz。恒定频率fclock通常在反激式控制器的制造期间被设置，并且在装运之后保持不变。准谐振反激式转换器的开关频率通常在50-300khz的数量级。

根据本发明，恒定频率控制单元9用于驱动准谐振的反激式转换器。具体地，控制单元9的同步输入用于使控制单元9生成的恒定频率可变。谷值信号(同步信号)从初级开关的vds电压导出，用于逐个循环地触发控制器9的同步输入。通过利用同步输入处的每个同步信号设置fclock，同步输入处的每个触发脉冲开始新的pwm循环。

为此，反激式转换器还包括频率调节单元，该频率调节单元被配置为基于由第一测量单元测量的dc输入电压vindc和由第二测量单元测量的电压vds向同步端子传送同步信号，使得从控制单元9输出的开关信号的频率变得可变。换句话说，同步信号用作触发信号，以在变压器的并联谐振振荡的第一谷值触发新的时钟循环，这发生在变压器的续流周期中。反激式转换器的频率不再由控制单元9限定。连接到控制单元9的同步输入的同步信号限定了开关频率。

频率调节单元可以包括延迟单元7，延迟单元7被配置为将由第一测量单元测量的dc输入电压vindc和由第二测量单元测量的电压vds之间的差值延迟预定时间延迟。延迟单元7优选为单极低通滤波器。

预定时间延迟优选为等于变压器10的并联谐振振荡的周期持续时间的四分之一。利用该时间延迟，可以可靠地检测并联谐振振荡期间漏极-源极电压vds的谷点。

本发明的一方面依赖于将所延迟的漏极-源极电压vds与所延迟的dc输入电压vindc进行比较。为此，频率调节单元包括比较器8，比较器8被配置为将所延迟的dc输入电压测量值vindc与所延迟的电压信号vds进行比较。当所延迟的漏极-源极电压vds等于dc输入电压vindc时，比较器8将同步信号传送到控制单元9。

在图2所示的实施例中，使用差分电路6来执行上述比较，差分电路6被配置为计算dc输入电压vindc和漏极-源极电压vds之间的差值。在这种情况下，延迟单元7被配置为延迟由差分电路6计算的差值，并且比较器8被配置为当所延迟的减缓(slowingdown)差值过零时将同步信号传送到控制单元9。以这种方式，检测dc输入电压vindc和漏极-源极电压vds的相等性。

然而，应当注意，确定dc输入电压vindc和漏极-源极电压vds的相等性不限于图2所示的特定情况。差分计算是可选的。

比较器8配置有迟滞(hysteresis)，以在所延迟的现在上升的vds信号再次等于所延迟的dc输入电压时重置同步触发信号。比较器8优选为高速比较器。

频率调节单元可以包括衰减单元4、5，衰减单元4、5被配置为衰减dc输入电压vindc和漏极-源极电压vds。衰减单元优选地为dc输入电压vindc和漏极-源极电压vds提供单独的衰减电路。衰减电路优选为分压器(voltagedivider)。

此外，频率调节单元可以被配置为在反激式转换器操作的每个循环将同步信号传送到同步端子。

图3示出了根据本发明实施例的不同电压信号的时间特性。

图3示出了半导体开关3的漏极-源极电压vds、由低通滤波器7产生的所延迟的漏极-源极电压vds-lp、输入电压vindc、同步信号vds-valley和从控制单元9输出的时钟信号。

衰减的漏极-源极电压vds被延迟时间tdelay。时间tdelay被设置为使得当漏极-源极电压vds达到并联谐振振荡的第一谷点时，所延迟的漏极-源极电压vds-lp等于输入电压vindc。因此，tdelay可以被设置为变压器10的众所周知的并联谐振振荡的周期持续时间的四分之一。

此时，同步信号vds-valley输出到控制单元9。同步信号vds-valley的上升沿通过驱动初级开关的栅极而触发控制单元9开始新的时钟循环。当栅极驱动时钟信号切断时，漏极-源极电压vds上升，并且开始切断剧烈的(serious)谐振振荡(由于负载二极管电容短路，它不同于开启串联谐振)。

图3示例性地示出了当所延迟的上升的漏极-源极电压vds-lp再次等于输入电压vindc时重置同步信号。也就是说，所延迟的漏极-源极电压vds-lp变得大于输入电压vindc。然而，重置同步触发信号的确切时间点并不重要。应在反激式操作的下一循环开始前重置同步信号。

在准谐振中，在开启起始点ton，斜升电流仍然为零，并且反射的变压器电压vprim处于其最小值从而漏极-源极电压vds也处于其最小值。因此，降低了开启损耗，提供了更好的整体效率和更好的emc特性。

准谐振反激式转换器的其他优点是降低了变压器谐振电流和谐振电压，从而进一步提高了emc，以及降低了磁芯损耗，从而增强了效率。