用于减少滞后升压转换器或降压-升压转换器中的输出电压纹波的方法和设备与流程

相关专利申请的交叉引用

本申请要求于2018年1月16日提交的美国临时专利申请号62/617,931的权益，该申请全文以引用方式并入本文。

本申请整体涉及用于升压转换器、降压-升压转换器或反激转换器的控制器，并且更具体地涉及减少滞后升压转换器或降压-升压转换器中的输出电压纹波。

技术实现要素：

滞后升压转换器或降压-升压转换器，并且更具体地不连续导电模式或边界导电模式滞后升压转换器或降压-升压转换器，通常用于低功率应用，并且具有相对简单的设计。这些转换器通常包括开关，诸如开关场效应晶体管(fet)、电感器、二极管和输出电容器。当fet导通时，电感器正在充电，并且没有电力被传送到输出端。在该状态期间，输出电容器被放电。当fet关断时，二极管接通，并且电感器中的能量被放电以对输出电容器充电。

转换器通常被设计成以固定占空比和固定频率工作，并且监测输出电压。fet由时钟脉冲控制，并且基于所监测的输出电压接通fet。具体地讲，时钟脉冲的上升沿表示决定点，在该决定点处，通过将输出电压与固定基准电压进行比较来确定是否启动下一个脉冲以接通fet。如果输出电压小于固定基准电压，则以固定占空比和固定频率启动下一个开关脉冲。然而，如果输出电压大于基准电压，则不启动脉冲。所得的输出电压包括根据负载而变化的不期望的纹波，并且当输出电容器相当小时，纹波的变化可能变得相当大。

具体地讲，图1示出了升压转换器(或降压-升压转换器)的波形，该波形由控制器诸如hv9150在满负载下操作时实现。如图1所示，当开关fet的栅极为高的(波形101中所示的电压gt为高的)时，输出电压vo实际上正在斜降，如波形102中所示。如上所述，对于升压转换器(或降压-升压转换器)，当开关fet导通时，电感器正在充电并且没有电力被传送到输出端，并且输出电容器正在放电。当开关fet关断时，二极管接通，并且电感器中的能量被提供给输出电容器和负载。

在操作中，如上所述，每个栅极脉冲(gt)的上升沿是将输出电压vo与基准电压ref进行比较的决定点。如果输出电压vo小于基准电压ref，则启动下一个栅极脉冲，如图1中的前三个栅极脉冲(gt)所示。然而，如果输出电压vo在决定点处超过基准电压ref，则不启动用于对电感器充电的下一个栅极脉冲。如图1所示，第四栅极脉冲103(以虚线示出)被跳过，因为在第四栅极脉冲将被启动时(决定点)，输出电压vo超过基准电压ref。还如图1所示，因为栅极脉冲具有固定频率，所以下一个栅极脉冲根据固定频率启动，即使输出电压在启动下一个栅极脉冲之前降至低于基准电压ref。换句话讲，存在从输出电压vo变得小于基准电压ref的时间直到下一个栅极脉冲被启动的延迟td1。还存在从脉冲的启动到升压二极管开始导通并且将能量提供给输出电容器和负载的进一步延迟td2。延迟td2为等于开关的编程导通时间的固定延迟。延迟td1基于加载条件是可变的，并且可为从零至一个切换周期的任何数量。

使栅极脉冲与比较器的输出同步(即，当输出电压vo降至基准电压ref以下时重置时钟)可有助于完全消除延迟td1或使td1成为将消除可变性的固定延迟。这将有助于显著减少纹波(在满负载下，输出纹波的典型数量减少约40％至50％)。根据一个或多个示例性实施方案，提供了一种用于控制转换器的控制器，其中控制器可包括时钟生成电路和控制电路，该时钟生成电路生成包含周期性时钟脉冲的周期性时钟信号，该控制电路使时钟生成电路基于转换器的反馈电压与基准电压之间的差值异步地启动时钟脉冲。异步地启动的时钟脉冲可被配置为激活转换器的开关。

控制电路可使时钟生成电路基于确定反馈电压小于基准电压而异步地启动时钟脉冲。

在一个或多个示例性实施方案中，时钟生成电路可包括耦接到电容器的电流源。控制电路可包括上拉电路，该上拉电路在反馈电压小于基准电压时上拉电容器的电压，以使时钟生成电路异步地启动时钟脉冲。

控制器还可包括脉宽调制电路，该脉宽调制电路基于反馈电压和基准电压之间的差值来调制异步地启动的时钟脉冲的宽度。脉宽调制电路可包括对反馈电压进行采样的采样和保持电路、和将所采样的反馈电压与基准电压进行比较的比较器。与使用固定脉宽相比，调制脉宽可以有助于减少输出电压纹波。

如果所采样的反馈电压大于基准电压或基准电压的一部分，则脉宽调制电路可线性地减小异步地启动的时钟脉冲的宽度。如果所采样的反馈电压小于基准电压，则脉宽调制电路可控制异步地启动的时钟脉冲的对应于最大导通时间的宽度。

根据一个或多个示例性实施方案的一个方面，还可以提供一种控制转换器的输出电压纹波的方法。该方法可包括：生成包含周期性时钟脉冲的周期性时钟信号；确定转换器的反馈电压与基准电压之间的差值；以及基于转换器的反馈电压与基准电压之间的差值异步地启动时钟脉冲。该方法还可包括使用异步地启动的时钟脉冲来激活转换器的开关。

如果反馈电压被确定为小于基准电压，则可启动异步时钟脉冲。异步地启动时钟脉冲的步骤可包括在反馈电压小于基准电压时使用上拉电路来异步地启动时钟脉冲。

根据一个或多个示例性实施方案的方法可包括基于反馈电压和基准电压之间的差值来调制异步地启动的时钟脉冲的宽度。调制时钟脉冲的宽度的步骤可包括在反馈电压接近基准电压时减小异步地启动的时钟脉冲的宽度。该方法还可包括对反馈电压进行采样并将所采样的反馈电压与基准电压进行比较。调制异步地启动的时钟脉冲的宽度的步骤可包括如果所采样的反馈电压大于基准电压或基准电压的一部分则线性地减小异步地启动的时钟脉冲的宽度。异步地启动的时钟脉冲的宽度调制步骤可包括：如果所采样的反馈电压小于基准电压，则控制异步地启动的时钟脉冲的对应于最大导通时间的宽度。

附图说明

图1示出了根据现有技术的升压转换器或降压-升压转换器的电压波形。

图2示出了根据示例性实施方案的由控制器电路控制的升压转换器或降压-升压转换器的电压波形。

图3示出了根据现有技术的由控制器电路在轻负载下控制的升压转换器或降压-升压转换器的电压波形。

图4示出了根据示例性实施方案的由控制器电路在轻负载下控制的升压转换器或降压-升压转换器的电压波形。

图5a示出了根据一个示例性实施方案的转换器和用于控制转换器的控制电路。

图5b示出了图5的时钟电路的示例性实施方案。

图6示出了根据示例性实施方案的在满负载下利用导通时间调制的升压转换器或降压-升压转换器的电压波形。

图7示出了根据示例性实施方案的在轻负载处利用导通时间调制控制的升压转换器或降压-升压转换器的电压波形。

图8示出了根据示例性实施方案的导通时间调制控制电路。

具体实施方式

现在将详细参考在附图中示出的以下示例性实施方案，其中相同的附图标号始终表示相同的元件。示例性实施方案可能以各种形式实施，而不限于本文阐述的示例性实施方案。为了清楚起见，省略了对众所周知的部分的描述。

图2示出了根据一个或多个示例性实施方案的使时钟与比较器的输出同步的效果。通过使栅极脉冲与比较器的输出同步(即，当输出电压vo降至低于基准电压ref时重置时钟)，可完全消除延迟td1或者延迟td1可变得固定，这将消除可变性。这将有助于显著减少纹波(在满负载下，输出纹波的典型数量减少约40％至50％)。需注意，所示波形并非完全处于稳态(对于图1和图2两者而言)，但是它们以适当的准确度示出了纹波减少。如图2所示，当波形202中所示的输出电压vo等于基准电压vo时，启动栅极电压波形201的第四栅极脉冲，而不是等待下一个脉冲基于固定频率启动。换句话讲，与图1相比，转换器将输出电压与基准电压进行比较以决定是启动下一个循环还是跳过它的决定点已改变。在图1中，决定点基于固定占空比，并且对应于脉冲的下一个上升沿将发生的时间，而不管输出电压是否小于基准电压。相比之下，在图2中，决定点不是固定的，而是对应于输出电压降至低于基准电压的时间。因此，消除了延迟td1，并且还减少了输出电压vo中的纹波量。

图3示出了根据现有技术的用于轻负载情况的转换器的操作。在这种情况下，延迟时间td1和td2不起显著作用，因为输出电压的下降速率非常小(因为其被轻负载)。纹波的主要原因是被泵送到电容器中的能量的量。当输出被轻负载时，波形302中所示的输出电压vo在波形301中所示的栅极电压gt的下一个脉冲被启动时不会降至低于基准电压ref很多的程度。此时，启动栅极电压gt的预编程占空比，这使输出电压vo显著过冲基准电压ref。

可通过将脉宽在内部减小到预编程脉宽的一部分来缓解这种影响。关于所需的减少量的决定可基于前一循环的过冲的测量来作出。为了测量先前循环期间的输出电压的过冲，在采样时间对输出电压进行采样。可优化采样时间以测量尽可能接近峰值输出电压。图4示出了根据一个或多个示例性实施方案的减少轻负载操作期间的导通时间的效果，从而减少在断开时间期间提供给输出电容器和负载的能量的量。如图4所示，栅极脉冲(波形401)的占空比减小，这减少了在重新启动栅极脉冲之后输出电压vo(波形402)过冲基准电压ref的量。

图5a示出了根据示例性实施方案的转换器500和用于控制转换器500的控制电路550。参见图5，根据示例性实施方案的转换器500包括开关fet501、电感器502、二极管503和输出电容器504，它们用于向负载505提供能量。如上所述，当fet501接通时，电感器502充电，并且没有电力被传送到输出电容器504。在该状态期间，输出电容器504被放电，从而向负载505提供能量。当fet501关断时，二极管503接通，并且电感器502中的能量被放电以对输出电容器504充电。

图5的示例性实施方案的控制电路550控制fet501的切换，并且可包括生成时钟信号clk的内部时钟506，该时钟信号clk经由触发器508输出到与门507的一个输入端。与门507的另一个输入端接收比较器509的输出，从而将反馈电压vfb与基准电压vref进行比较。根据一个或多个示例性实施方案，反馈电压vfb可表示由电阻分压器510划分之后的输出电压vo。当反馈电压vfb降至低于基准电压vref时，比较器509的输出变高，这导致与门507传递触发器508的q输出(qout)，该q输出可表示到开关fet501的时钟信号clk，并且接通开关fet501。示例性控制电路550还可包括脉宽调制电路511，该脉宽调制电路可控制开关fet501导通的时间的长度。例如，脉宽调制电路511可将重置信号rst输出到触发器508的重置输入端。根据示例性实施方案，当重置信号rst变高时，触发器508的输出变低，这断开开关fet501。因此，可控制施加到开关fet501的栅极信号的宽度，如下文将参考图8更详细地解释。

图5b示出了图5a所示的时钟506的示例性实施方案，该时钟可将栅极脉冲与比较器509的输出同步，该比较器509的输出将反馈电压vfb与基准电压ref进行比较。在该配置中，fet501的栅极脉冲信号与比较器509的输出同步，使得当反馈电压vfb降至低于基准电压vref时，栅极信号变高。以这种方式同步时钟可以减少较高负载条件下的输出电压纹波。

更具体地讲，如图5b所示，内部时钟信号ramp由电流源521生成到电容器522中。电流源521可由外部电阻器(未示出)编程。当跨电容器522的电压达到内部固定电压vts时，内部时钟信号ramp被重置为零。具体地讲，比较器523在一个输入端处接收内部时钟信号ramp，并且在另一个输入端处接收内部固定电压vts。当内部时钟信号ramp大于内部固定电压vts时，比较器523输出正时钟信号clk。此时，时钟信号clk的用于接通升压转换器或降压-升压转换器的fet501的脉冲经由触发器508的置位输入端被启动，该时钟信号clk的脉冲还闭合使电容器522放电的开关，从而重置内部时钟信号ramp。

为了使时钟信号clk与反馈电压vfb同步，图5b的示例性实施方案可包括上拉电路530，该上拉电路可在反馈电压vfb降至低于基准电压vref时将电容器522的电压上拉到vdd(或大于vts的值)。例如，比较器509可接收反馈电压vfb和基准电压vref作为输入，并且输出致使开关闭合的信号sync，从而将电容器522连接到vdd。因此，当反馈电压vfb降至低于基准电压vref时，时钟信号clk变高，而无需等待下一个脉冲基于固定频率而被启动。

除了使时钟信号clk与比较器509的输出同步之外，一个或多个示例性实施方案还可基于反馈电压vfb与基准电压vref之间的差值来调制fet501的栅极脉冲的宽度或导通时间。在轻负载操作下，这可减少输出电压vo过冲基准电压的量。为了实现这一点，尽管最大导通时间(tonmax)由用户编程，但实际导通时间ton可基于所采样的反馈电压来确定，如下文参考图8所解释的。例如，如果所采样的反馈电压vfbsh小于k1乘以基准电压vref(其中k是零和一之间的数字)，则导通时间ton等于最大导通时间tonmax。如果所采样的反馈电压vfbsh大于k1乘以基准电压vref，则可根据等式(1)计算导通时间ton:

ton＝tonmax-k*(vfbsh-vfb)；(等式1)

其中vfb为反馈电压，vfbsh为采样和保持反馈电压，k为常数，并且tonmax为最大导通时间。尽管等式1示出了基于所测量的反馈电压的ton的线性减小，但这仅仅是示例性实施方案，并且导通时间ton可相对于所测量的反馈电压特别是二次曲线地或指数地减小。

根据一个或多个示例性实施方案，可刚好在fet501接通之前对反馈电压vfb进行采样。鉴于升压转换器(或降压-升压转换器)的操作，这是当存储在电感器502中的全能量(在开关导通时间期间)被提供给输出电容器504并且输出电容器电压处于其最大值时的时间点。根据示例性实施方案，图6示出了最大负载期间的采样动作和波形，并且图7示出了轻负载条件期间的相同波形，其中vfbsh被采样并保持反馈电压。

图8示出了根据示例性实施方案的通过脉宽调制电路511实现上述导通时间调制的架构。参考图8，反馈电压vfb刚好在fet501接通之前由采样和保持电路801进行采样和保持，并且输出采样和保持反馈电压vfbsh。采样和保持电路801基于触发器508的q输出信号qout对反馈电压vfb进行采样。反馈电压vfb以及采样和保持反馈电压vfbsh被输入到差分电路802中，该差分电路的输出乘以常数k。采样和保持反馈电压vfbsh也被输入到比较器803，该比较器的另一个输入端接收为基准电压vref的90％的信号。将90％的基准电压vref输入到比较器803的第二输入端中仅仅是示例性的，并且可使用包括100％的基准电压vref的其他百分比。比较器803的输出作为控制输入提供给多路复用器mux804。如果采样和保持反馈电压vfbsh小于基准电压vref的90％，则比较器803的输出为低的，并且多路复用器mux804输出为零。如果采样和保持反馈电压vfbsh大于基准电压vref的90％，则比较器803的输出为高的，并且多路复用器mux804输出采样和保持反馈电压vfbsh与反馈电压vfb之间的差值乘以常数k。多路复用器mux804的输出被输入到差分电路805，该差分电路输出由电阻分压器设置的最大导通时间tonmax与多路复用器mux804的输出之间的差值。差分电路805的输出是导通时间信号ton，其被输入到比较器806中，该比较器的另一个输入端接收内部时钟ramp。当内部时钟ramp大于导通时间信号ton时，比较器dt的输出为高的，该输出被馈送到单稳态触发器，并且作为响应，该单稳态触发器生成信号脉冲，该信号脉冲作为重置信号rst被馈送到触发器508的输入端。因此，重置信号rst基于反馈电压设定。

重新参考图5，重置信号rst使触发器508的输出变低，这限制了接通fet501的栅极脉冲的宽度。通过限制导通时间，输出电压vo保持更接近基准电压vref，如图7所示。

尽管已经相对于本公开的示例性实施方案描述和示出了本公开的发明构思，但本公开不限于本文公开的示例性实施方案，并且可以在不脱离本发明构思的范围的情况下进行修改。