电荷泵电路及电压转换方法与流程

本公开内容涉及电荷泵电路及电压转换方法。

电荷泵电路通常生成高于电源电压的泵输出电压。电荷泵电路可以是集成电路的构造块。泵输出电压可以被提供给例如微机电系统或固态存储器。在一些应用中，需要不同的泵输出电压值。

本发明的目的是提供能够生成不同的泵输出电压值的电荷泵电路及电压转换方法。

这些目的通过独立权利要求的主题来实现。在从属权利要求中描述了另外的发展和实施例。

除非另有说明，上述定义也适用于以下描述。

在实施例中，电荷泵电路包括n个级电路的串联电路。级电路包括：转换器电路；级输出端；级输入端，其经由转换器电路耦接至级输出端；其耦接至转换器电路的第一时钟输入端和第二时钟输入端；控制输入端；以及激活晶体管，其具有耦接至控制输入端的控制端子和耦接至级输出端的第一端子。

有利地，通过提供给级电路的控制输入端的控制信号将激活晶体管设置为处于导通状态或非导通状态。因此，处于导通状态的激活晶体管能够设置级电路的级输出端处的电压并且因此设置下一个级电路的级输入端处的电压。有利地，通过将n个级电路中的几个级电路的转换器电路设置为去激活状态，并且将n个级电路中的其它级电路的转换器电路设置为激活状态，能够确定在泵输出端处提供的泵输出电压。泵输出端耦接至n个级电路中的最后一级的级输出端。

在实施例中，如该级电路一样实现n个级电路中的每一个级电路。

在实施例中，n个级电路中的第一级电路的级输入端耦接或连接至泵输入端。该级电路可以被命名为第一级电路。第一级电路的级输出端连接至n个级电路中的第二级电路的级输入端，依此类推。

在实施例中，n个级电路中的最后一个级电路的级输出端耦接或连接至泵输出端。最后一个级电路可以被称为第n级电路。n个级电路形成布置在泵输入端与泵输出端之间的串联连接。

可选地，数量n可以是一、二、三、四或多于四。

在实施例中，该级电路包括控制缓冲器，该控制缓冲器具有耦接至控制输入端的输入端，用于接收控制信号。控制缓冲器的输出端耦接至激活晶体管的第二端子。

在实施例中，控制缓冲器连接至第一电压源以用于接收第一基准电压并且连接至基准电位端子。因此，控制缓冲器由第一基准电压供电。

在实施例中，电荷泵电路包括用于接收基准电位的基准电位端子。

基准电位在基准电位端子处分接。

在实施例中，控制缓冲器被实现为控制反相器。控制反相器可以布置在第一电压源与基准电位端子之间。第一基准电压在控制反相器两端下降。

在实施例中，在转换器电路被设置为处于激活状态的情况下，所述转换器电路的激活晶体管被设置为处于非导通状态。在转换器电路被设置为处于去激活状态的情况下，所述转换器电路的激活晶体管被设置为处于导通状态，并且所述转换器电路的控制缓冲器生成获得基准电位的输出信号，并且该输出信号经由所述转换器电路的激活晶体管被提供给级输出端。

在实施例中，该级电路包括第一时钟缓冲器和第二时钟缓冲器。第一时钟缓冲器将第一时钟输入端耦接至转换器电路。第二时钟缓冲器将第二时钟输入端耦接至转换器电路。

在实施例中，第一时钟缓冲器和第二时钟缓冲器连接至基准电位端子，并且包括用于接收缓冲器控制信号的缓冲器控制端子。

在实施例中，通过激活级电路的转换器电路来激活级电路。通过去激活级电路的转换器电路来去激活级电路。激活的转换器电路通常在级输出端处提供高于级输入端处的输入电压的输出电压。

在实施例中，缓冲器控制信号在级电路被激活的情况下具有基准电压的值，并且在级电路被去激活的情况下具有地电位的值。因此，在转换器电路被激活的情况下，缓冲器控制信号具有基准电压的值，而在转换器电路被去激活的情况下，缓冲器控制信号具有地电位的值。

在实施例中，电荷泵电路包括带隙电路，该带隙电路提供具有基准电压值的基准电压。带隙电路的输出端耦接至缓冲器控制端子。缓冲器控制信号是基准电压和转换器电路将被设置为激活的还是非激活的信息的函数。

在实施例中，电荷泵电路包括控制电路，该控制电路在级电路被激活的情况下向级电路的控制输入端提供具有第一值的控制信号，并且在级电路被去激活的情况下向所述控制输入端提供具有第二值的控制信号。因此，控制电路在转换器电路被激活的情况下向级电路的控制输入端提供具有第一值的控制信号，而在转换器电路被去激活的情况下向所述控制输入端提供具有第二值的控制信号。

在实施例中，控制电路接收级控制信号，并根据级控制信号将l个级电路设置为处于激活状态。数量l等于或小于数量n。

在实施例中，控制电路向缓冲器控制端子提供缓冲器控制信号。因此，带隙电路的输出端耦接至控制电路。

在实施例中，转换器电路包括第一电容器和第二电容器以及第一晶体管和第二晶体管。第一时钟输入端耦接至第一电容器的第一电极。级输入端经由第一晶体管耦接至第一电容器的第二电极。第一电容器的第二电极经由第二晶体管耦接至级输出端。第二时钟输入端耦接至第二电容器的第一电极。第二电容器的第二电极耦接至级输出端。

在实施例中，转换器电路包括第三晶体管和第四晶体管。级输入端经由第三晶体管耦接至第二电容器的第二电极。第二电容器的第二电极经由第四晶体管耦接至级输出端。

在实施例中，电荷泵电路包括m个永久级电路，所述永久级电路将n个级电路中的最后一个级电路的级输出端耦接至电荷泵电路的泵输出端。永久级电路包括：转换器电路；级输出端；级输入端，其经由转换器电路耦接至级输出端；以及耦接至转换器电路的第一时钟输入端和第二时钟输入端。可以如级电路的转换器电路一样实现永久级电路的转换器电路。

在实施例中，一种电压转换方法，包括通过向激活晶体管的控制端子提供具有第一值的控制信号来将串联的n个级电路中的至少一个级电路设置为激活状态。级电路包括转换器电路；级输出端；级输入端，其经由转换器电路耦接至级输出端；耦接至转换器电路的第一时钟输入端和第二时钟输入端；控制输入端；以及激活晶体管，其中，控制端子耦接至控制输入端并且第一端子耦接至级输出端。

在实施例中，通过向n个级电路中的至少另一个级电路的激活晶体管的控制端子提供具有第二值的控制信号，将所述至少另一个级电路设置为处于去激活状态。则如该级电路一样实现至少另一个级电路。

在实施例中，在泵输出端处生成泵输出电压。该泵输出端耦接至串联的该n个级电路的最后一级的级输出端。泵输出电压是可编程和/或可控的电压。泵输出电压高于电源电压。电源电压为电荷泵电路供电。根据级控制信号来设置泵输出电压。

可以例如通过根据上面定义的实施例之一的电荷泵电路来实现电压转换方法。电压转换方法可以被实现为用于操作电荷泵电路的方法。

在实施例中，电荷泵电路被实现为可编程电荷泵。电荷泵电路可以缩写为电荷泵、电荷-泵或qp。在当前采用越来越先进的技术节点来降低电源电压的主流趋势下，电荷泵代表现代集成电路(简称ic)的关键组成区块，并且预期电荷泵在未来也维持关键的角色。qp用于生成高于电源的电压。在从微电子机械系统、短路mems到非易失性存储器等的各种应用中都需要这种高电压。

在实施例中，在存储器应用中，执行写入/编程操作所必需的电压电平在几伏的范围内。因此，具有较少级的电荷泵通常可以适于达到所期望的电压电平。在mems应用中，确保机电换能器的正确操作所需的电压电平约为几十伏，从而导致电荷泵电路由串联连接的几十级构成。由于泵输出电压电平的精度与级的数量有关，因此级越多，所生成的电压的不准确性就越大。由于这个原因，可编程电荷泵在诸如mems接口电路的那些应用中是有利的，其中泵输出电压必须被精确地控制或者mems器件到器件的变化需要能够在宽范围内变化的单独的偏置电压。

在实施例中，电荷泵电路以能够被数字地控制的可编程方式生成具有高于电源电压的电压电平的泵输出电压。

以下对实施例的附图的描述还可以示出和说明电荷泵电路和电压转换方法的各方面。具有相同结构和相同效果的器件和电路部分分别用等同的附图标记表示。在器件或电路部件在不同附图中的功能方面彼此对应的情况下，对于以下附图中的每个附图不再重复其描述。

图1a至图1c示出了电荷泵电路的实施例的示例；以及

图2a至图2d示出了电荷泵电路的细节的示例。

图1a示出了包括n个级电路11至14的电荷泵电路10的实施例的示例。如图1a的示意图所示的电荷泵电路10被实现为可编程电荷泵。n个级电路11至14串联连接。n个级电路11至14被实现为串联电路。也能够被称为“第一级电路”的级电路11包括级输入端15、级输出端16、转换器电路17以及第一时钟输入端18和第二时钟输入端19。转换器电路17将级输入端15耦接至级输出端16。第一时钟输入端18和第二时钟输入端19耦接至转换器电路17的两个输入端。电荷泵电路10包括泵输入端20。级电路11的级输入端15耦接至泵输入端20。可选地，第一级电路11的级输入端15直接连接至泵输入端20。此外，电荷泵电路10包括泵输出端36。级电路能够被简称为级。

n个级电路中的第二、第三和第四级电路12至14被实现为例如级电路11。因此，第二至第四级电路12至14包括第二至第四级输入端21至23、第二至第四级输出端24至26、第二至第四转换器电路27至29、另一第一时钟输入端30至32以及另一第二时钟输入端33至35。例如，第二转换器电路27将第二级输入端21耦接至第二级输出端24。级电路的级输出端连接至后级电路的级输入端。因此，第一级电路11的级输出端16连接至第二级电路12的第二级输入端21。

根据图1a，数量n为4，然而，数量n也可以为1、2、3或大于4。根据图1a，第四级电路14为n个级电路的最后一个级电路。因此，最后一个级电路14的级输出端26，即第四最后一级电路14的第四级输出端26，被耦接至泵输出端36。最后一个级电路14的级输出端26可以直接连接至泵输出端36。

此外，级电路11包括控制输入端40和激活晶体管41。控制输入端40耦接至激活晶体管41的控制端子。激活晶体管41的控制端子可以连接至控制输入端40。激活晶体管41的第一端子耦接至级输出端16。激活晶体管41的第一端子可以连接至级输出端16。

相应地，诸如第二至第四级电路12至14之类的其它级电路包括第二至第四控制输入端42至44以及第二至第四激活晶体管45至47。第二至第四激活晶体管45至47的第一端子耦接或连接至第二至第四级电路12至14的第二至第四级输出端24至26。第二至第四控制输入端42至44耦接或连接至第二至第四激活晶体管45至47的控制端子。

泵输入端20耦接至激活晶体管41的第二端子。泵输入端20可以连接至激活晶体管41的第二端子。相应地，泵输入端20耦接或连接至第二至第四激活晶体管45至47的第二端子。电荷泵电路10包括连接至泵输入端20的第一电压源50。

此外，级电路11包括将第一时钟输入端18和第二时钟输入端19耦接至转换器电路17的第一时钟缓冲器51和第二时钟缓冲器52。第一时钟缓冲器51和第二时钟缓冲器52连接至缓冲器控制端子63。因此，第一时钟缓冲器51和第二时钟缓冲器52被布置在缓冲器控制端子63与基准电位端子71之间。第一时钟缓冲器51和第二时钟缓冲器52能够根据缓冲器控制端子63上的逻辑级而被使能或禁用。第一时钟缓冲器51和第二时钟缓冲器52的电源电压能够与转换器电路17的基准电压vref、第一基准电压vref1或电荷泵输入电压in相同。

相应地，第二至第四级电路12至14包括将另一第一时钟输入端30至32耦接至转换器电路27至29的另一第一时钟缓冲器53至55。此外，第二至第四级电路12至14包括将另一第二时钟输入33至35耦接至第二至第四转换器电路27至29的另一第二时钟缓冲器56至58。另一第一时钟缓冲器53和另一第二时钟缓冲器56能够根据提供第二缓冲器控制信号iv2的第二缓冲器控制端子67上的逻辑级而被使能或禁用。该另一第一时钟缓冲器53和第二时钟缓冲器56的电源电压能够与转换器电路17的基准电压vref、第一基准电压vref1或电荷泵输入电压in相同。该另一第一时钟缓冲器54和另一第二时钟缓冲器57连接至提供第三缓冲器控制信号iv3的第三缓冲器控制端子68。

另一第一时钟缓冲器55和另一第二时钟缓冲器58能够根据提供第四缓冲器控制信号iv4的第四缓冲器控制端子69上的逻辑级而被使能或禁用。另一第一时钟缓冲器55和另一第二时钟缓冲器58的电源电压能够与转换器电路17的基准电压vref、第一基准电压vref1或电荷泵输入电压in相同。因此，不同级电路11至14的缓冲器控制端子63、67至69被分开。缓冲器控制端子63、67至69可以可选地实现为时钟缓冲器51至58的使能端子或电源端子。

电荷泵电路10包括时钟发生器59，其具有耦接至第一时钟缓冲器51的输入端且耦接至另一第一时钟缓冲器53至55的输入端的第一输出端。时钟发生器59的第二输出端连接至第二时钟缓冲器52的输入端且连接至另一第二时钟缓冲器56至58的输入端。

此外，电荷泵电路10包括控制电路60，其具有耦接至级电路11的控制输入端40的输出端。控制电路60还包括耦接至第二至第四级电路12至14的第二至第四控制输入端42至44的输出端。控制电路60包括解码器61，该解码器在其输出侧耦接至控制电路60的输出端。解码器61可以实现为二进制至温度计的解码器。

此外，控制电路60包括反相器62。反相器62将解码器61的输出端耦接至级电路11的第一时钟缓冲器51和第二时钟缓冲器52的缓冲器控制端子63。控制电路60包括第二至第四反相器64至66，其将解码器61的输出端耦接至第二至第四级电路12至14的另一第一时钟缓冲器和另一第二时钟缓冲器53至58的第二至第四缓冲器控制端子67至69。

此外，电荷泵电路10包括带隙电路70。带隙电路70的输出端连接至反相器62、64至66的电源端。因此，四个反相器62、64至66布置在带隙电路70的输出端与基准电位端子71之间。此外，带隙电路70可以在其输出侧连接至第一电压源50。因此，带隙电路可以在其输出侧耦接至泵输入端20。

基准电压vref被提供给反相器62、64至66的电源端子。基准电压vref被提供给第一时钟缓冲器51、53至55以及第二时钟缓冲器52、56至58的电源端子。第一时钟缓冲器51、53至55以及第二时钟缓冲器52、56至58可以实现为反相器或反相电路。

基准电压vref由带隙电路70生成。基准电压vref可以施加到第一电压源50。第一电压源50生成第一基准电压vref1。第一基准电压vref1可以是可变电压。第一基准电压vref1可能在以下区间之外：0伏＜vref1＜vdd。

在泵输出端36处生成泵输出电压vout。第一基准电压vref1被提供给泵输入端20。第一基准电压vref1被施加到激活晶体管41的第一端子。第一基准电压vref1被施加到第二至第四激活晶体管45至47的第一端子。

级电路11以及因此转换器电路17在级输入端15处接收输入电压in，并通过转换器电路17的操作在级输出端16处生成输出电压out。转换器电路17生成作为输入电压in的函数的输出电压out。

通过时钟发生器59将第一时钟信号p1提供给第一时钟输入端18。此外，还将第一时钟信号p1提供给另一第一时钟输入端30至32。相应地，通过时钟发生器59将第二时钟信号p2提供给第二时钟输入端19。还将第二时钟信号p2提供给另一第二时钟输入端33至35。

控制电路60接收级控制信号st。级控制信号st可以包括关于要被设置为激活状态的级电路11到14的数量l的信息。数量l等于或小于数量n。级控制信号st被提供给解码器61。解码器61生成控制信号so1，该控制信号被提供给控制输入端46，从而被提供给激活晶体管41的控制端子。相应地，解码器61生成第二至第四控制信号so2至so4，该控制信号被提供给第二至第四控制输入端42至44，从而被提供给第二至第四激活晶体管45至47的控制端子。

在转换器电路17将被设置为处于激活状态的情况下，激活晶体管41被设置为处于非导通状态。在这种情况下，通过由第二至第四控制信号so2至so4将第二至第四激活晶体管45至47设置为处于非导通状态，也将第二至第四转换器电路27至29设置为处于激活状态。

然而，在另一操作阶段中，可以生成级控制信号st，使得解码器61将一个转换器电路或多于一个转换器电路设置为处于去激活状态。去激活状态能够被称为非激活状态。生成控制信号so1至so4，使得靠近泵输入端20的转换器电路被设置为处于去激活状态，并且靠近泵输出端36的转换器电路被设置为处于去激活状态。因此，如果必须将恰好一个转换器电路设置为处于去激活状态，则将级电路11的转换器电路17设置为处于去激活状态。在任何情况下，在将具有较高数量的转换器电路设置为处于去激活状态之前，将具有较低数量的转换器电路设置为处于去激活状态。

在转换器电路17被设置为去激活状态的情况下，激活晶体管41被设置为导通状态。因此，第一基准电压vref1从第一电压源50经由激活晶体管41提供给级电路11的级输出端16。相应地，如果必须将另一转换器电路设置为处于去激活状态，则该级电路的激活晶体管被设置为处于导通状态，并且将第一基准电压vref1提供给该级电路的级输出端。在泵输入端20与必须被去激活的最后一级之间的任何级电路的激活晶体管也可以被设置为处于导通状态。

激活晶体管41被设计为开关或旁路开关。激活晶体管41被实现为场效应晶体管。激活晶体管41可以被实现为金属氧化物半导体场效应晶体管。激活晶体管41可以被设计为n沟道金属氧化物半导体场效应晶体管，缩写为nmosfet或nmos开关。

因此，控制信号so1被设置为低电压值例如基准电位gnd，以用于将激活晶体管41设置为非导通状态。相应地，在激活晶体管41被设置为处于导通状态的情况下，控制信号so1获得高于激活晶体管41的阈值的电压值。

控制电路60还提供相对于控制信号so1反相的缓冲器控制信号iv1。缓冲器控制信号iv1被提供给缓冲器控制端子63。因此，在转换器电路17处于激活状态的情况下，缓冲器控制信号iv1获得基准电压值vref并驱动第一时钟缓冲器51和第二时钟缓冲器52。因此，第一时钟缓冲器51和第二时钟缓冲器52提供第一缓冲时钟信号pb1和第二缓冲时钟信号pb2至转换器电路17。第一缓冲时钟信号pb1和第二缓冲时钟信号pb2具有带有基准电压值vref的脉冲。第一缓冲时钟信号pb1和第二缓冲时钟信号pb2获得两个脉冲之间的基准电位gnd。

然而，在转换器电路17处于去激活状态的情况下，缓冲器控制信号iv1获得基准电位gnd。因此，第一时钟缓冲器51和第二时钟缓冲器52连续地提供具有基准电位gnd的第一缓冲时钟信号pb1和第二缓冲时钟信号pb2，该缓冲时钟信号是静态的或任何其它静态电压电平，或者在它们的输出端上具有开路状态(缓冲器禁用)。

因此，第一缓冲时钟信号pb1和第二缓冲时钟信号pb2获得基准电位gnd或任何其它静态电压电平的值或基准电压vref的值。有利地，在转换器电路17被激活的情况下，转换器电路17仅接收非零缓冲时钟信号pb1、pb2。因此，当转换器电路17被去激活时，避免了转换器电路17内的能量损失。

控制电路60还提供相对于第二至第四控制信号so2至so4反相的第二至第四缓冲器控制信号iv2至iv4。缓冲器控制信号iv1至iv4由反相器62、64至66生成，并被提供给缓冲器控制端子63、67至69。

在类似mems麦克风的应用中，电荷泵10可以被配置为递送用于mems麦克风的偏置电压。该mems偏置电压能够达到50伏或甚至更高。在电荷泵输出端36上汲取的静态电流仅是由于mems器件、mems麦克风或专用集成电路(短路asic)的漏电流而引起的。

在实施例中，驱动缓冲时钟信号pb1和pb2的时钟缓冲器51至58由基准电压vref供电。输入电压in连接至激活晶体管41、45至47以及级电路11的级输入端15。在一般情况下，时钟缓冲器51至58的基准电压vref与输入电压in具有基本上不同的电压电平。例如，时钟缓冲器51至58能够由基准电压vref供电，但是激活晶体管41、45至47和第一级电路11的级输入端15连接至另一基准电压，即第一基准电压vref1。第一基准电压vref1能够具有例如在0伏与电源电压vdd之间的电压电平。在第一顺序视图中，电荷泵10能够被认为是空载的。对于空载的电荷泵10，泵输出电压vout能够被计算为：

vout＝η·(vref1+l·vref)

其中，l是激活的级电路11到14的数量，η是级电路的效率，vref是基准电压的值，vref1是第一基准电压的值。基准电压vref为时钟缓冲器51至58供电。第一基准电压vref1被施加至第一有源级的级输入端。有利地，泵输出电压vout甚至能够以比vref小的步长变化。

如图1a所示，第一时钟缓冲器51和第二时钟缓冲器52具有接收第一时钟信号p1或第二时钟信号p2的输入端，该第一和第二时钟缓冲器连接至用于接收缓冲器控制信号iv1的缓冲器控制端子63并且连接至用于接收基准电位gnd的基准电位端子71。第一时钟缓冲器51具有输入端，以通过时钟发生器59经由第一时钟输入端18接收第一时钟信号p1。第二时钟缓冲器52具有输入端，以通过时钟发生器59经由第二时钟输入端19接收第二时钟信号p2。第一时钟缓冲器51与第二时钟缓冲器52具有用于接收基准电压vref的供电端子，该基准电压用于第一时钟缓冲器51与第二时钟缓冲器52的电源。第一时钟缓冲器51与第二时钟缓冲器52可以为三态缓冲器。状态由缓冲器控制信号iv1设置。可以利用反相功能来实现第一时钟缓冲器51和第二时钟缓冲器52。如第一时钟缓冲器51和第二时钟缓冲器52一样地实现另一时钟缓冲器53至58。

在替选实施例中，基准电压vref被施加至泵输入端20并因此被施加至级电路11的级输入端15。基准电压vref也被提供给激活晶体管41、45至47的第一端子。带隙电路70的输出端直接连接至泵输入端20。省略了第一电压源50。在第一顺序视图中，电荷泵10能够被认为是空载的。对于空载的电荷泵10，泵输出电压vout能够被计算为：

vout＝(l+1)·η·vrff

其中，l为激活的级电路11至14的数量，η为级电路的效率，vref为基准电压的值。

对于一些应用，有利的是电荷泵输出电压vout是可编程的。对于电源电压vdd＞1.5伏的应用，基准电压vref可以为1.1伏至1.4伏。下限由cmos开关的最大阈值电压驱动，并且最大值由电源电压vdd限制。利用这些给定的约束并且假设效率η＝0.83，简单地通过在vref＝1.1伏至1.4伏的范围内选择基准电压vref的值，42级电荷泵的泵输出电压vout就能够在例如vout＝39.25伏至50.0伏的范围内变化。在需要更大的可编程范围(例如vout＝30伏至50伏)的情况下，则电荷泵级的数量n有利地是可编程的。

有利地，泵输出电压vout是基准电压vref的函数，并且可选地也是第一基准电压vref1的函数。由于这两个电压对电源电压vdd、噪声和干扰的变化的依赖性很小，所以泵输出电压vout具有高稳定性。

图1a中示出了以可编程方式生成高于电源电压vdd的泵输出电压vout的可能解决方案。为了简单起见，仅示出前四级，然而电荷泵电路10能够容易地扩展到任何数量的级，且与如何实现单个级无关。这种方法包括由串联连接的多个级构成的电荷泵，第一级是可编程的。每个可编程级可以由用于将基准电压vref传送到第一有源级的开关41旁路。开关41通过nmos高压开关实现，由数字控制信号so1至so4(能够被称为stage_off_hv<4:1>)控制。

操作原理(关于图1a)：当所有的级11至14都是活动的(stage_off_hv<4:1>＝0)时，泵输出电压等于vout＝vref1+4·vref。当仅级电路11被旁路时(stage_off_hv<1>＝1，stage_off_hv<4:2>＝0)，跨级11的nmos开关41导通，则第二级12接收基准电压vref作为输入电压in，因此vout＝vref1+3·vref，等等。因此，泵输出电压vout在vref1与vref1+4·vref之间是可编程的。

为了使nmos开关41、45至47完全导通，栅极控制电压so1至so4必须高于vref+vthnmos(或vref1+vthnmos)，其中vthnmos为nmos晶体管41、45至47的阈值电压。图1a中的开关41、45至47通常由高电压nmos器件实现。由于基准电压vref是从片上带隙基准得出的，因此其范围约为1伏。因此，驱动高压开关41、45至47的栅极的控制信号so1至so4被电平移位，以便确保在电源电压变化时的正确操作。电荷泵电路10可以包括被实现为倍压器电路的辅助电源。此外，电荷泵电路10或每一个级电路11至14可以包括电平移位器，其将控制输入端40耦接至激活晶体管41的控制端子并且由辅助电源供电。在基准电压vref接近最小电源电压vdd的应用中，控制信号so1至so4由倍压器电路和/或电平移位器生成。每个可编程级可以包括电平移位器。

在未示出的替选实施例中，末级电路14的级输出端26经由m个永久级电路耦接至泵输出端36，例如图1c中所示。永久级电路可以被实现为图1a中所示的级电路11至14，但是没有激活晶体管。

图2a至图2c进一步示出了转换器电路17的操作。

图1b示出了电荷泵电路10的实施例的另一示例，其是图1a所示的实施例的进一步发展。电荷泵电路10被配置为可编程电荷泵。级电路11包括控制缓冲器80。控制缓冲器80可以被实现为反相器或反相电路。控制缓冲器80将控制输入端40耦接至激活晶体管41的第二端子。控制缓冲器80的输入端连接至控制输入端40。控制缓冲器80的输出端连接至激活晶体管41的第二端子。控制缓冲器80的供电端耦接第一电压源50。第一电压源50可以连接至带隙电路70的输出端。此外，控制缓冲器80连接至基准电位端子71。

相应地，第二至第四级电路12至14包括第二至第四控制缓冲器81至83，所述第二至第四控制缓冲器被布置为例如级电路11的控制缓冲器80。因此，第二至第四控制缓冲器81至83将第二至第四控制输入端42至44耦接至第二至第四激活晶体管45至47的第二端子。第二至第四控制缓冲器81至83可以被实现为反相器或反相电路。

控制电路60的另一输出端耦接至泵输入端20。因此，解码器61耦接至泵输入端20。电荷泵电路10可以包括输入反相器84，其将泵输入端20耦接至级电路11的级输入端15。

第一基准电压vref1作为电源电压施加到输入反相器84。在转换器电路17处于去激活状态的情况下，提供到级输入端15的输入电压in为零。因此，控制电路60生成具有第一逻辑值的另一控制信号sto，该第一逻辑值具有高电压值，在转换器电路17被去激活的情况下，该高电压值被输入反相器84转换为零值。在转换器电路17被设置为处于去激活状态的情况下，激活晶体管41被设置为处于导通状态。在转换器电路17处于去激活状态的情况下，控制信号so1具有高值，例如电源电压vdd、基准电压vref或第一基准电压vref1；因此，控制缓冲器80生成可以获得基准电位gnd的输出信号。控制缓冲器80的该输出电压经由激活晶体管41被提供给级输出端16。

如果转换器电路17被激活，则控制电路60生成具有低电压值的第二逻辑值的另一控制信号sto，并因此生成具有第一基准电压vref1的值的输入电压in。在转换器电路17被设置为处于激活状态的情况下，激活晶体管41被设置为处于非导通状态。

在控制信号so1具有诸如地电位gnd的低值的情况下，控制缓冲器80生成可以获得第一基准电压vref1的值的输出信号。控制缓冲器80的该输出电压被提供给激活晶体管41的第二端子。有利的是，激活晶体管41的第二端子处的电压高于地电位gnd，并且因此，激活晶体管41的第一端子与第二端子之间的电压差受到限制，致使通过激活晶体管41的漏电流减小。

在图1b中，可编程电荷泵10是作为串联连接的多个级11至14而获得的，第一级是可编程的。为了简单起见，仅示出了前四个可编程级11至14，然而，该电路能够容易地扩展到任何数量的级，并且与如何实现单个级无关。通过被实现为高压nmos开关的激活晶体管41、45至47来获得可编程性。与图1a的方法相反，未使用的级的输出端通过控制缓冲器80被短路到基准电位端子71(称为地)而不是第一基准电压vref1。控制缓冲器80被制造为反相cmos门(例如反相器)。这种方法使得能够驱动激活开关41、45至47而没有任何电平移位。不需要用于电平移位器的辅助电源(例如，倍压器)。

当激活晶体管41处于非导通状态(断开状态)时，利用反相栅极控制信号驱动激活晶体管41的源极(例如被实现为nmos开关)减小了通过激活晶体管41的漏电流。在截止状态下，激活晶体管41的栅极电压将是0伏，但是源极电压将是第一基准电压vref1或基准电压vref。由于负的栅-源电压，通过激活晶体管41的漏电流被最小化。激活晶体管41、45至47的低漏电流对于泵输出电压vout的低温度依赖性是有利的。

有利地，电荷泵电路10提供了在不需要电平移位的控制信号so1至so4的情况下的电荷泵级11至14的简单接通/断开切换。当处于断开状态时，通过编程开关41、45至47的漏电流被最小化。电荷泵电路10被实现为与其它电荷泵相比更简单的电路，并且面积效率高。在最小电源电压vdd接近基准电压vref的情况下，电荷泵10避免了电平移位和对电平移位器的辅助电源。

为了随后以基准电压vref的粗略步长来更精细地调整电荷泵输出电压vout，可以以小步长来调整基准电压vref，例如以10mv的步长。基准电压vref可以在1.0伏≤vref≤1.5伏的区间之外。

有利地，每个可编程级11至14没有必要包括电平移位器，如果可编程级的数量相当大，那么电平移位器可以增加面积占用并且可以使控制信号so1至so4的路由复杂化。此外，不需要对电平移位器的辅助电源(例如，倍压器)。与图1a的电路相比，泵电路10避免了任何电平移位级及其电源来控制旁路开关41、45至47的栅极，从而为可编程性提供了更紧凑和简单的解决方案。

图1c示出了电荷泵电路10的实施例的另一示例，其是上述实施例的进一步发展。电荷泵电路10包括n个级电路11、12，如图1a或图1b所示。这里，数量n是二。此外，电荷泵电路10包括m个永久级电路90、91，其将n个级电路11、12中的最后一个级电路12的级输出端24耦接至泵输出端36。数量m可以是1、2或大于2。

永久级电路90、91没有激活晶体管。它们没有控制输入端。永久级电路90、91不接收控制信号。与级电路11至14类似，m个永久级电路90、91中的永久级电路90包括级输入端92、转换器电路94、经由转换器电路94耦接至级输入端92的级输出端96以及耦接至转换器电路94的第一时钟输入端98和第二时钟输入端99。此外，永久级电路90、91可以包括第一时钟缓冲器102和第二时钟缓冲器103。永久级电路90还接收第一缓冲时钟信号pb1″″和第二缓冲时钟信号pb2″″，它们由另一第一时钟缓冲器102和第二时钟缓冲器103提供给转换器电路94。

如永久级电路90一样实现附加的永久级电路91或m个永久级电路90、91的电路。因此，附加的永久级电路91具有转换器电路95、级输出端97、经由转换器电路95耦接至级输出端97的级输入端93、第一时钟输入端100和第二时钟输入端101以及可选地还有第一时钟缓冲器104和第二时钟缓冲器105。

因此，电荷泵电路10包括至少一个级电路11和至少一个永久级电路90。

如图1a至图1c所示，第一时钟缓冲器51和第二时钟缓冲器52具有接收第一时钟信号p1或第二时钟信号p2的输入端，该第一和第二时钟缓冲器连接至用于接收缓冲器控制信号iv1的缓冲器控制端子63并且连接至用于接收基准电位gnd的基准电位端子71。如图1b和图1c所示，缓冲器控制信号iv1也可以提供第一时钟缓冲器51和第二时钟缓冲器52的电源。第一时钟缓冲器51和第二时钟缓冲器52可以被实现为反相器(例如，由pmosfet和nmosfet组成的反相器)或反相电路。如第一时钟缓冲器51和第二时钟缓冲器52一样实现另一时钟缓冲器53至58。

可替选地，可以如图1a中所示的时钟缓冲器51至58一样实现图1b和图1c中所示的时钟缓冲器51至58。

图2a示出了转换器电路17的实施例的示例。转换器电路17能够用于级电路11，但是也能够用于n个级电路11至14或m个永久级电路90、91中的任何一个。级电路17包括第一电容器119和第二电容器120以及第一晶体管121和第二晶体管122。第一时钟输入端18耦接至第一电容器119的第一电极。相应地，第二时钟输入端19耦接至第二电容器120的第一电极。可选地，第一时钟输入端18经由第一时钟缓冲器51耦接至第一电容器119的第一电极，并且第二时钟输入端19经由第二时钟缓冲器52耦接至第二电容器120的第一电极。

级输入端15经由第一晶体管121耦接至第一电容器119的第二电极。第一电容器119的第二电极经由第二晶体管122耦接至转换器电路17的级输出端16。第二电容器120的第二电极耦接或连接至输出端16。第一晶体管121和第二晶体管122被布置为二极管电路。第一晶体管121和第二晶体管122被实现为场效应晶体管。第一晶体管121和第二晶体管122被实现为金属氧化物半导体场效应晶体管。第一晶体管121和第二晶体管122被制造为p沟道金属氧化物半导体场效应晶体管，缩写为pmosfet。

第一晶体管121的控制端子连接至第一晶体管121的第一端子。第一晶体管121的控制端子连接至第一电容器119的第二电极。第二晶体管122的控制端子连接至第二晶体管122的第一端子。第二晶体管122的控制端子连接至第二电容器120的第二电极。图2a中示出了级电路11中的转换器电路17的面积有效变型。转换器电路17被实现为具有二极管连接的pmos晶体管121、122的简单dickson电荷泵级。下面说明电压转换器17的操作。

图2b示出了第一时钟信号p1和第二时钟信号p2以及第一缓冲时钟信号pb1和第二缓冲时钟信号pb2的实施例的示例。在图2b中，时钟信号p1、p2、pb1、pb2被示出为时间t的函数。第一时钟信号p1和第一缓冲时钟信号pb1以周期持续时间t周期性地重复。第二时钟信号p2和第二缓冲时钟信号pb2也以相同的周期持续时间t周期性地重复。第一时钟信号p1的脉冲和第一缓冲时钟信号pb1的脉冲具有第一持续时间t1。第二时钟信号p2的脉冲和第二缓冲时钟信号pb2的脉冲具有第二持续时间t2。周期持续时间t可以是第一持续时间和第二持续时间之和：t＝t1+t2。

可替选地，周期持续时间t大于第一持续时间t1和第二持续时间t2之和：t＞t1+t2。

因此，在第一时钟信号p1的脉冲与第二时钟信号p2的随后脉冲之间存在非交叠时间，且在第二时钟信号p2的脉冲与第一时钟信号p1的随后脉冲之间也存在非交叠时间。第一时钟信号p1和第二时钟信号p2可以是数字信号，其中脉冲可以对应于第一逻辑值，并且两个脉冲之间的时间可以对应于第二逻辑值。第一逻辑值可以是逻辑值1并且对应于电源电压vdd的值。第二逻辑可以对应于逻辑值0并且可以由基准电位gnd实现。

缓冲的第一时钟信号pb1和缓冲的第二时钟信号pb2具有与第一时钟信号p1和第二时钟信号p2相同的形式，而第一缓冲时钟信号pb1和第二缓冲时钟信号pb2的高度在基准电压vref的值与地电位gnd的值之间切换。

由于图2a所示的第一晶体管121和第二晶体管122连接为二极管，所以在操作开始之前，第一电容器119和第二电容器120被充电为在级输入端15处提供的输入电压in，例如基准电压vref或第一基准电压vref1。因此，第一电容器119被充电至输入电压in减去第一晶体管121的阈值电压，并且第二电容器120被充电至输入电压in减去第一晶体管121的阈值电压并且减去第二晶体管122的阈值电压的值。

通过第一时钟信号p1的脉冲，在第一电容器119的第二电极处的电荷流经第二晶体管122到达第二电容器120的第二电极，并且可选地到达级输出端16。在第二时钟信号p2的脉冲处，在第二电容器120的第二电极处的电荷流经输出端16并且经由随后的转换器电路27(其例如是第二转换器级27)的第一晶体管到达随后的转换器电路27的第一电容器。图2a中的电路可以被称为双泵级(单相)。输出电压out是输入电压in的三倍，而不是如图2c所示的两倍。因此，上述一些等式对于图2a的电路可能是无效的。

图2c示出了转换器电路17的实施例的另一示例，所述转换器电路是图2a所示示例的进一步发展，并且还使用了图2b所示的信号p1、p2、pb1、pb2。转换器电路17能够用于级电路11，也能够用于n个级电路11至14或m个永久级电路90、91中的任何一个。此外，转换器电路17包括第三晶体管123和第四晶体管124。转换器电路17使用以锁存器形式布置的两个nmos晶体管121、123和两个pmos晶体管122、124。为了驱动锁存器，使用两个电容器119、120。

第三晶体管123将级输入端15耦接至第二电容器120的第二电极。第四晶体管124将第二电容器120的第二电极耦接至级输出端16。第一至第四晶体管121、122、123、124被实现为场效应晶体管。第一至第四晶体管121、122、123、124被实现为金属氧化物半导体场效应晶体管。第一晶体管121和第三晶体管123被实现为n沟道金属氧化物半导体场效应晶体管，缩写为nmos晶体管。第二晶体管和第四晶体管124被实现为p沟道金属氧化物半导体场效应晶体管，缩写为pmos晶体管。

第一晶体管121的控制端子连接至第二电容器120的第二电极。第三晶体管123的控制端子连接至第一电容器119的第二电极。第二晶体管122的控制端子连接至第二电容器120的第二电极。第四晶体管124的控制端子连接至第一电容器119的第二电极。

因此，第一晶体管121和第三晶体管123交叉耦接，其中第一晶体管121和第三晶体管123的第一端子连接至级输入端15，并且第一晶体管121和第三晶体管123的第二端子连接至第一电容器119的第二电极和第二电容器120的第二电极。同样，第二晶体管122和第四晶体管124交叉耦接。第三晶体管122和第四晶体管124的第一端子连接至级输出端16，并且第二晶体管122和第四晶体管124的第二端子连接至第一电容器119的第二电极和第二电容器120的第二电极。

在第一时钟信号p1或第一缓冲时钟信号pb1的脉冲的情况下，第三晶体管123被设置为导通状态，使得电荷能够从级输入端15流到第二电容器120。同时，该脉冲将第四晶体管124设置为处于非导通状态，将第一晶体管121设置为处于非导通状态，将第二晶体管122设置为处于导通状态，使得来自第一电容器119的电荷能够流过级输出端16到达下一转换器电路，例如第二转换器电路27。

第二时钟信号p2或第二缓冲时钟信号pb2的脉冲导致将第一晶体管121设置为处于导通状态，使得电荷能够从级输入端15流到第一电容器119，并且导致将第二晶体管122设置为处于非导通状态。此外，第二时钟信号p2或第二缓冲时钟信号pb2的该脉冲将第三晶体管123设置为非导通状态，将第四晶体管124设置为导通状态，使得电荷能够从第二电容器120流过级输出端16到达下一转换器电路27。图2a和图2c所示的转换器电路17仅是插入图1a、图1b和图1c所示的电荷泵电路10中的可能的转换器电路的示例。

图2d示出了级电路11的另一示例，其是上述示例的进一步发展。在图2d中，控制缓冲器80被实现为控制反相器108。控制反相器108驱动被实现为nmos开关的激活晶体管41的源极。控制反相器108由第一基准电压vref1或基准电压vref供电，类似于接收时钟信号p1、p2并驱动缓冲时钟信号pb1、pb2的时钟缓冲器51、52。基本上，控制反相器108的电源(与pmos开关的源极的连接)不必是基准电压vref或vref1。该电源能够是大于0伏的任何电压(使得控制反相器108正确地操作)，以便在级电路11被激活(stage_off<n>＝0v)的情况下在nmos开关41上具有负的栅极-源极电压vgs。负栅极-源极电压vgs越大，nmos开关41在关断状态下的漏电流就减小。控制反相器108可以包括nmosfet及pmosfet或由其组成。

通常，术语“耦接”可以由“连接”或“直接且永久地连接”来代替。术语“连接”可以由“耦接”或“直接且永久地连接”来代替。

附图标记列表

10电荷泵电路

11至14级电路

15级输入端

16级输出端

17转换器电路

18第一时钟输入端

19第二时钟输入端

20泵输入端

21至23级输入端

24至26级输出端

27至29转换器电路

30至32另一第一时钟输入端

33至35另一第二时钟输入端

36泵输出端

40控制输入端

41激活晶体管

42至44控制输入端

45至47激活晶体管

50第一电压源

51第一时钟缓冲器

52第二时钟缓冲器

53至55另一第一时钟缓冲器

56至58另一第二时钟缓冲器

59时钟发生器

60控制电路

61解码器

62反相器

63缓冲器控制端子

64至66反相器

67至69缓冲器控制端子

70带隙电路

71基准电位端子

80至83控制缓冲器

84输入反相器

90、91永久级电路

92、93级输入端

94、95转换器电路

96、97级输出端

98至101时钟输入端

102至105时钟缓冲器

108控制反相器

119第一电容器

120第二电容器

121至124晶体管

gnd基准电位

in输入电压

iv1至iv4缓冲器控制信号

out输出电压

pb1第一缓冲时钟信号

pb2第二缓冲时钟信号

p1第一时钟信号

p2第二时钟信号

st级控制信号

sto另一控制信号

so1至so4控制信号

t时间

t周期持续时间

t1,t2持续时间

vdd电源电压

vout泵输出电压

vref基准电压

vref1第一基准电压