一种芯片静电防护电路的制作方法

[0001]
本发明涉及保护电路技术领域，具体涉及一种芯片静电防护电路。


背景技术：

[0002]
在cmos集成电路中，随着技术的不断发展，组件的尺寸已缩减到纳米级别，以增进ic的性能及运算速度，降低芯片制造成本。但由于尺寸越来越小，电路集成度越来越高，导致cmos集成电路对静电放电(esd)的防护能力大幅降低。所以现有技术中也同步推进了集成电路esd防护电路的迭代优化，但万变不离其宗，核心功能还是当芯片正常工作时防护电路不工作，当静电打入时，要避免工作电路成为esd的放电通路而遭到损害，保证在任意两芯片引脚之间发生的esd，都有适合的低阻旁路将esd电流引入电源线，并且需有钳位工作电路电压的功能，在保护电路的同时，自身结构还不能损坏。结合以上功能，电阻、二极管、双极性晶体管、mos管、可控硅等具有开断功能的器件就成了esd保护最常见的器件。
[0003]
目前最常见的集成电路放电路径有以下6种：
[0004]
ps&ns:
±
esd电压从pin
→
vss
[0005]
pd&nd:
±
esd电压从pin
→
vdd
[0006]
±
esd电压从vdd
→
vss
[0007]
针对以上6种释放路径，各种元器件就会有优劣之分，扩散电阻可以在击穿后为大电流提供释放路径，但无法钳位电压；二极管正向导通电压低，具有很强的泄放能力，但反向二极管击穿电压较高(＞10v，栅氧化层击穿电压＜10v)，不能很好的保护；scr就单位面积esd性能而言，是最高效的，但触发电压比较难调节且制造工艺较难。现有技术中也提出了一些用于对芯片进行静电防护的电路，但电路复杂，元器件较多，规模大，占用面积较大，与电路的高度集成化、减小占用面积的发展趋势相悖，且防护能力不理想，一旦esd防护电路出现问题，则芯片一定受损。


技术实现要素：

[0008]
有鉴于此，本发明的目的在于克服现有技术的不足，提供一种芯片静电防护电路。
[0009]
为实现以上目的，本发明采用如下技术方案：一种芯片静电防护电路，包括：
[0010]
一级防护单元，用于作为静电的放电通路将静电释放；
[0011]
二级防护单元，用于当所述一级防护单元发生异常时，作为静电的放电通路将静电释放。
[0012]
可选的，所述一级防护单元包括：
[0013]
第一ggnmos管、第二ggnmos管、第一寄生二极管和第二寄生二极管；
[0014]
所述第一ggnmos管的漏极和所述第一寄生二极管的负极并联后与i/o脚相连，所述第一ggnmos管的漏极和所述第一寄生二极管的负极并联后还通过第一电阻与芯片相连；
[0015]
所述第一ggnmos管的栅极、源极，所述第一寄生二极管的正极，和所述第二ggnmos管的栅极、漏极以及所述第二寄生二极管的正极并联后与接地端vss脚相连；
[0016]
所述第二ggnmos管的源极和所述第二寄生二极管的负极并联后与vdd脚相连。
[0017]
可选的，当正向的静电电压出现在所述i/o脚时，所述静电电压流经开通的所述第一ggnmos管到所述vss脚形成的放电回路。
[0018]
可选的，当负向的静电电压出现在所述i/o脚时，所述静电电压流经所述第一寄生二极管到所述vss脚形成的放电回路。
[0019]
可选的，当正向的静电电压出现在所述i/o脚时，所述静电电压流经开通的所述第一ggnmos管到所述第二寄生二极管到所述vdd脚形成的放电回路。
[0020]
可选的，当负向的静电电压出现在所述i/o脚，所述静电电压流经所述第一寄生二极管和开通的所述第二ggnmos管到所述vdd脚形成的放电回路。
[0021]
可选的，当正向的静电电压出现在所述vdd脚，所述静电电压流经开通的所述第二ggnmos管到所述vss脚形成的放电回路。
[0022]
可选的，当负向的静电电压出现在所述vdd脚，所述静电电压流经所述第二寄生二极管到所述vss脚形成的放电回路。
[0023]
可选的，所述二级防护单元包括：
[0024]
第三ggnmos管和第四ggnmos管；
[0025]
所述第三ggnmos管的漏极和所述第一寄生二极管的负极并联；所述第三ggnmos的栅极、源极，所述第一寄生二极管的正极，和所述第四ggnmos管的栅极、漏极以及所述第二寄生二极管的正极并联后与所述vss脚相连；
[0026]
所述第四ggnmos管的源极和所述第二寄生二极管的负极并联后与所述vdd脚相连。
[0027]
可选的，所述二级防护单元包括：
[0028]
第一开关器件、第二开关器件、第三寄生二极管和第四寄生二极管；
[0029]
所述第一开关器件与所述第三寄生二极管并联后一端与i/o脚相连，另一端与vss脚相连；所述第二开关器件与所述第四寄生二极管并联后一端与vdd脚相连，另一端与vss脚相连；
[0030]
所述第一开关器件和所述第二开关器件为如下项中的一项或多项：
[0031]
gnmos管、齐纳二极管、整流器、扩散电阻、三极管。
[0032]
本发明采用以上技术方案，所述一种芯片静电防护电路包括：一级防护单元，用于作为静电的放电通路将静电释放；二级防护单元，用于当所述一级防护单元发生异常时，作为静电的放电通路将静电释放。本发明所述的芯片静电防护电路可以在不增大防护电路占用芯片面积的情况下，同时提供6种静电泄放路径，当一级防护单元出现异常时，可以利用所述二级防护单元将静电释放，整体提高了芯片静电防护能力，此外，本发明合理利用器件的寄生效应，进一步减小了防护电路的规模。
附图说明
[0033]
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0034]
图1是本发明一种芯片静电防护电路实施例一提供的电路图；
[0035]
图2是本发明一种芯片静电防护电路实施例二提供的电路结构示意图。
[0036]
图中：1、一级防护单元；11、第一ggnmos管；12、第二ggnmos管；13、第一寄生二极管；14、第二寄生二极管；2、二级防护单元；21、第三ggnmos管；22、第四ggnmos管；23、第一开关器件；24、第二开关器件；25、第三寄生二极管；26、第四寄生二极管；3、芯片。
具体实施方式
[0037]
为使本发明的目的、技术方案和优点更加清楚，下面将对本发明的技术方案进行详细的描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所得到的所有其它实施方式，都属于本发明所保护的范围。
[0038]
图1是本发明一种芯片静电防护电路实施例一提供的电路图。
[0039]
如图1所示，本实施例所述的一种芯片静电防护电路，包括：
[0040]
一级防护单元1，用于作为静电的放电通路将静电释放；
[0041]
二级防护单元2，用于当所述一级防护单元1发生异常时，作为静电的放电通路将静电释放。
[0042]
进一步的，所述一级防护单元1包括：
[0043]
第一ggnmos管11、第二ggnmos管12、第一寄生二极管13和第二寄生二极管14；
[0044]
所述第一ggnmos管11的漏极和所述第一寄生二极管13的负极并联后与i/o脚相连，所述第一ggnmos管11的漏极和所述第一寄生二极管13的负极并联后还通过第一电阻r1与芯片3相连；
[0045]
所述第一ggnmos管11的栅极、源极，所述第一寄生二极管13的正极，和所述第二ggnmos管12的栅极、漏极以及所述第二寄生二极管14的正极并联后与接地端vss脚相连；
[0046]
所述第二ggnmos管12的源极和所述第二寄生二极管14的负极并联后与vdd脚相连。
[0047]
本实施例中用到的主要元器件为ggnmos管，下面对ggnmos管的工作原理进行介绍。
[0048]
ggnmos管是将nmos管的栅极和源极以及衬底连接到低电位，此时的nmos管即是栅接地nmos(即ggnmos管)，由其电位的特殊关系使得mos管的栅极对沟道不产生任何控制作用，此时ggnmos管完全依靠寄生三极管来工作，ggnmos管工作原理说明如下：
[0049]
(1)ggnmos管的漏端形成三极管的集电极，源端为发射极，衬底为基区；
[0050]
(2)漏极接esd输入，正常情况下集电结反偏，发射接反偏，ggnmos管不工作，此时漏源之间只有很小的漏电流；
[0051]
(3)当esd输入逐渐增大，集电结会在漏极电压达到临界值时发生雪崩击穿，从而产生大量的电子空穴对，在固定电厂的作用下往阴极移动，形成电流；
[0052]
(4)集电结雪崩击穿发生后，会使得大量的空穴漂移进基区，同时由于nmos管存在衬底电阻，故电流便会在电阻上产生压降，当该压降达到0.7v时，三极管发射极正偏，从而寄生npn开启，ggnmos管在此刻开启；
[0053]
(5)由于基区杂质浓度很低，在注入大量电子空穴对后，基区内载流子浓度将远大
于杂质浓度，在小注入条件下，基区内多子浓度基本等于杂质浓度，整体电阻率基本不变，当雪崩击穿发生后，大量电子空穴对注入，多子浓度将远大于杂质浓度，整个半导体电阻率降低，从而触发电导调制，将电压钳位到一个较小值；
[0054]
(6)由于ggnmos管导通电阻很小，可以直接泄放esd大电流，由于钳位电压小并且导通电阻小，使得ggnmos管在工作时产生的热量少，不容易烧毁，所以ggnmos管拥有较强的esd保护能力。
[0055]
本实施例所述的芯片静电防护电路的放电路径如下：
[0056]
(1)ps(i/o脚对vss脚放电)，即当正向的静电电压出现在所述i/o脚时，所述静电电压流经开通的所述第一ggnmos管11到所述vss脚形成的放电回路。
[0057]
(2)ns(vss脚对i/o脚放电)，即当负向的静电电压出现在所述i/o脚时，所述静电电压流经所述第一寄生二极管13到所述vss脚形成的放电回路。
[0058]
(3)pd(i/o脚对vdd脚放电)，即当正向的静电电压出现在所述i/o脚时，所述静电电压流经开通的所述第一ggnmos管11到所述第二寄生二极管14到所述vdd脚形成的放电回路。
[0059]
(4)nd(vdd脚对i/o脚放电)，即当负向的静电电压出现在所述i/o脚，所述静电电压流经所述第一寄生二极管13和开通的所述第二ggnmos管12到所述vdd脚形成的放电回路。
[0060]
(5)vdd脚对vss脚放电，即当正向的静电电压出现在所述vdd脚，所述静电电压流经开通的所述第二ggnmos管12到所述vss脚形成的放电回路。
[0061]
(6)vss脚对vdd脚放电，即当负向的静电电压出现在所述vdd脚，所述静电电压流经所述第二寄生二极管14到所述vss脚形成的放电回路。
[0062]
进一步的，所述二级防护单元2包括：
[0063]
第三ggnmos管21和第四ggnmos管22；
[0064]
所述第三ggnmos管21的漏极和所述第一寄生二极管13的负极并联；所述第三ggnmos的栅极、源极，所述第一寄生二极管13的正极，和所述第四ggnmos管22的栅极、漏极以及所述第二寄生二极管14的正极并联后与所述vss脚相连；
[0065]
所述第四ggnmos管22的源极和所述第二寄生二极管14的负极并联后与所述vdd脚相连。
[0066]
在实际使用中，根据不同的esd防护等级(民用、商用、军用的防护等级要求不同)来确定相应的器件参数，当所述一级防护单元1异常，esd电压未能触发一级保护功能，则会进入二级防护，所述二级防护单元2将esd电压电流泄放，防止烧毁芯片。
[0067]
本实施例所述的芯片静电防护电路可以在不增大防护电路占用芯片面积的情况下，同时提供6种静电泄放路径，当一级防护单元1出现异常时，可以利用所述二级防护单元2将静电释放，整体提高了芯片静电防护能力；本实施例合理利用器件的寄生效应，进一步减小了防护电路的规模。
[0068]
图2是本发明一种芯片静电防护电路实施例二提供的电路结构示意图。
[0069]
如图2所示，本实施例所述的一种芯片静电防护电路，包括：
[0070]
一级防护单元1，用于作为静电的放电通路将静电释放；
[0071]
二级防护单元2，用于当所述一级防护单元1发生异常时，作为静电的放电通路将
静电释放。
[0072]
本实施例中所述的一级防护单元1的结构与图1相同，实施例二和实施例一的区别仅在于所述二级防护单元2的结构不同。
[0073]
本实施例中，所述二级防护单元2包括：
[0074]
第一开关器件23、第二开关器件24、第三寄生二极管25和第四寄生二极管26；
[0075]
所述第一开关器件23与所述第三寄生二极管25并联后一端与i/o脚相连，另一端与vss脚相连；所述第二开关器件24与所述第四寄生二极管26并联后一端与vdd脚相连，另一端与vss脚相连；
[0076]
所述第一开关器件23和所述第二开关器件24为如下项中的一项或多项：
[0077]
gnmos管、齐纳二极管、整流器、扩散电阻、三极管。
[0078]
本实施例中所述二级防护单元2利用ggnmos管、齐纳二极管、scr整流器、三极管的相互组合起到当一级防护电路失效时的保护功能，所述ggnmos管、齐纳二极管、scr整流器、三极管均有控制开断的功能，因电路类似且组合繁多，所以图2中以框图的形式代替，可根据对可靠性的要求及成本进行选择器件。此外，所述二级防护单元2中的二极管也可替换为其他器件，但因为二极管正向导通电阻极低且成本低，所以优先使用导通的二极管为esd提供泄放路径。
[0079]
本实施例所述的芯片3静电防护电路能够同时为芯片提供6种esd的放电路径，在和其他电路具有相同防esd能力的前提下，利用寄生效应，减小了电路规模；当一级防护电路异常时，具有二级防护功能，能够进一步保护芯片，有利于整体提高芯片的静电防护能力。
[0080]
可以理解的是，上述各实施例中相同或相似部分可以相互参考，在一些实施例中未详细说明的内容可以参见其他实施例中相同或相似的内容。
[0081]
需要说明的是，在本发明的描述中，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是指至少两个。
[0082]
流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本发明的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解。
[0083]
应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(pga)，现场可编程门阵列(fpga)等。
[0084]
本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。
[0085]
此外，在本发明各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。
[0086]
上述提到的存储介质可以是只读存储器，磁盘或光盘等。
[0087]
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
[0088]
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。