专利名称：高速编码器及其方法
技术领域：
本发明涉及一种编码器，更具体讲，涉及一种以高速工作并且功耗很低的编码器，并且涉及一种使用该编码器的编码方法。
在通用的快闪型模-数转换器(下文中称为ADC)，由比较器的输出形成thermal代码。这里，编码器将该thermal代码转换成二进制代码，或二进制编码的十进制代码(BCD)，以对该thermal代码进行进一步的处理。该编码器必须在通信系统中以高速运作，并提供高分辩率，其中在该通信系统中，将模拟视频信号或模拟音频信号转换为数字信号。现有的编码器类型包括优先级编码器和存储器单元编码器。
图1是一个典型的优先级编码器的方框图。图1中的优先级编码器将产生于模拟信号的16比特转换为相应于最低有效位(1east significant bits,LSB)的4比特和相应于最高有效位(most significant bits,MSB)的2比特。
参照图1，代码发生器110将64级的模拟信号转换为16比特(b0-b15)的数字信号。
LSB编码器100是由第一、第二、第三、第四和第五编码器111、112、113、114和115以及第一和第二选择器116和117构成的。这就是说，第一、第二、第三和第四编码器111、112、113和114分别接收b0至b3、b4至b7、b8至b11以及b12至b15，并且将所接收的4比特编码为3比特。第五编码器115从第一、第二、第三和第四编码器111、112、113和114的每一个中接收一比特，总共接收4比特，并将这4比特编码为两个LSB b2和b3。同样，第一和第二选择器116和117中的每一个也分别将从第一、第二、第三和第四编码器111、112、113和114中的每一个输出的4比特编码为b1比特和b0比特。
MSB编码器122将四个MSB B0至B3编码为两个MSB B0和B1。
校正器120对b0至b3以及B0和B1这六个接收的比特进行校正。
如图1所示的优先级编码器使用从ADC输出的信号进行操作，因此需要大容量的缓存器，并且鉴定路径也变得很长。图1中的优先级编码器的大容量缓存器和长的鉴定路径会造成处理数字信号过程中的高功耗和长延迟。此外，图1所示的优先级编码器还包括选择器116和117，并且具有复杂的电路结构，这在速度和功率方面都是不利的。
存储器单元类型的编码器也随着输入比特数目的增加而扩大，并且其复杂的数据路径也会导致延迟和噪声。
本发明的一个目的是提供一种高速编码器，其中通过缩短数据路径来减小电流消耗和延迟时间，并且不用增加使用区域。
本发明的另一个目的是提供一种编码方法，该方法在不增加使用区域的情况下，通过缩短数据路径来减小的电流消耗和延迟时间。
为了达到所述第一目的，本发明提供了一种高速编码器，该高速编码器包括一个切换单元，用于接收成序列被接收的预定比特数目的thermal代码，并输出所接收的比特中的一比特，作为最高有效位，并且并行输出其它的比特；和一个编码器，用于将从所述切换单元接收的各个比特分为有预定数目的比特的多个组，将每个组中的多个比特编码为预定数目的比特，使用没有被各组使用的比特来选择编码比特的一个组，并且，输出最低有效位以及来自所述切换单元的最高有效位。所述编码器包括一个块单元，用以将所接收的比特分成有预定数目的比特的多个块，并且将每个组中的信号编码为预定数目的比特；一个选择单元，用于通过在所接收的比特中组合未被各块使用的比特来选择多个块中的一个块中的编码比特；和一个比特发生单元，用于通过组合未被使用的比特来产生除了被所述选择单元选择的编码比特和被所述切换单元产生的比特之外的比特。
为了达到所述第二目的，本发明提供了一种对从模-数转换器输出的thermal代码进行编码的方法，所述方法包括步骤将所接收的比特分为有预定数目的比特的多个块，并将每个组中的比特编码为预定数目的比特；通过在所接收的比特中组合未被各块使用的比特来选择多个块中的一个块，并且在所选择的块中产生编码比特；以及，通过组合未被使用的比特来产生除了在前面的步骤中产生的编码比特之外的比特。
通过参照附图描述本发明的优选实施例，本发明的上述目的和优点将变得更明白，附图中图1是一个典型的优先级编码器的方框图；图2是按照本发明的高速编码器的方框图；图3是图2中的切换单元的详细方框图4是图3中的锁存器的详细电路图；和图5是图2中的编码器的详细方框图。
参照图2，按照本发明的高速编码器包含切换单元210和编码器220。切换单元210接收由成序列被接收的总共32比特组成的thermal代码，并且将比特1作为MSB b6输出，以及并行输出其余的比特即比特2至比特32。编码器220使用从切换单元210输出的比特2至比特32来产生作为最低有效位(LSB)的比特b1至比特b5。
参照图3，图2中的切换单元210是由32个锁存器301a至332a、31个多路转换器302b至332b、和6个反相器INV1至INV6构成的。
锁存器301a至332a分别通过两个输入端口in1和in1b接收比特i1至i32和补码(complementary)比特i1b至i32b，对比特i1至i32以及补码比特i1b至i32b进行锁存，并且通过两个输出端口data和datab输出锁存的结果。多路转换器302b至332b分别通过输入端口in和inb接收来自第一锁存器301a的两个输出端口data和datab的控制信号c1和c1b，并且响应于控制信号c1和c1b而分别通过输入端口dat和datb接收来自锁存器302a至332a的输出端口data和datab的信号，并且分别输出多路转换的数据out2至out32。
参照图3，首先，第一锁存器301a接收第一比特信号i1，并且产生两个控制信号c1和c1b，这两个控制信号c1和c1b用于控制多路转换器302b至332b和一个MSB比特b6。其它的锁存器302a至332a分别锁存接收的比特i2至i32，并且特别地将一个回零信号转换成非回零信号，从而节省比特切换的功率。
多路转换器302b至332b响应于由第一锁存器301a产生的控制信号c1和c1b而输出32比特。也就是说，当由第一锁存器301a接收的比特i1是高电平时，多路转换器302b至332b将由锁存器302a至332a接收的信号i2至i32无变化地输出。此外，当由第一锁存器301a接收的比特i1是低电平时，多路转换器302b至332b输出由锁存器302a至332a接由的补码信号i2b至i32b。反相器INV1至INV6对要加到多路转换器302b至332b的选择端口in和inb的控制信号c1和c1b进行缓存。
图4是图3中的第一锁存器301a的详细电路图。参照图4，第一锁存器301a包含一个输入单元410和一个输出单元420。输入单元410是由N-沟道MOS型晶体管N3、N4、N5和N6构成的。N-沟道MOS型晶体管N3将第一反相器INV1的输出信号传送到节点a，作为对输入端口410的输入比特i1的响应。N-沟道MOS型晶体管N4将第二反相器INV2的输出信号传送到节点b，作为对输入端口410的输入比特i1的响应。N-沟道MOS型晶体管N5将第二反相器INV2的输出信号传送到节点b，作为对输入端口410的输入比特i1b的响应。N-沟道MOS型晶体管N6将第一反相器INV1的输出信号传送到节点a，作为对输入端口410的输入比特i1b的响应。输出单元420是由P-沟道MOS型晶体管P0和P3以及第三和第四反相器INV3和INV4构成的。P-沟道MOS型晶体管P0的一端连接到节点b，另一端连接到输出端口datab，而栅极连接到输出端口data。P-沟道MOS型晶体管P3的一端连接到节点b，另一端连接到输出端口data，而栅极连接到输出端口datab。第三反相器INV3连接在节点a和输出端口data之间，并且，第四反相器IINV4连接在节点b和输出端口datab之间。
参照图4，输出单元420输出用于控制多路转换器302b至332b的数据。也就是说，当由输出单元420接收的第一比特i1是高电平时，信号i2至i32被无变化地输出，而由输出单元420接收的第一比特i1是低电平时，输出补码信号i2b至i32b。
图5是图2中的编码器220的详细方框图。参照图5，编码器220包括第一、第二、第三和第四块510、520、530和540，每一块都用于对预定数目的输入信号i2至i32以及ib2至ib32进行分块(blocking)；LSB选择器550，用于在第一、第二、第三和第四块510、520、530和540中选择其中的一个块；切换单元560，用于响应于从LSB选择器550输出的控制信号而输出第一、第二、第三和第四块510、520、530和540中的一个块的输出；B4发生器570，用于产生一个比特b4；B5发生器580，用于产生一个比特b5；以及D触发器(flip flop)590，用于锁存从切换单元560、B4发生器570、B5发生器580和切换单元210输出的比特b1-b6。
第一、第二、第三和第四块510、520、530和540分别接收比特2至比特8(i2至i8)、比特10至比特16(i10至i16)、比特18至比特24(i18至i24)、比特26至比特32(i26至i32)，并且每一块都将所接收到的比特编码成3个比特b1至b3。
切换单元560将从第一至第四块510至540的输出中选择的3比特传送到D触发器590，作为对LSB选择器550的控制信号的响应。
LSB选择器550使用输入信号i2至i32中的未被第一、第二、第三和第四块510、520、530和540使用的输入信号i9、i17和i25，来产生用于选择第一、第二、第三和第四块510、520、530和540中的一个块的控制信号。
B4发生器570使用输入信号i2至i32中的未被第一至第四块510、至540使用的输入信号i9和i25，来产生一比特b4。
B5发生器580使用输入信号i2至i32中的未被第一至第四块510至540使用的输入信号i17和i25，来产生一比特b5。
在此，第一至第四块510至540所需的时间应当能使数据经历三个多路转换器，而LSB选择器550所需的时间只需使数据经历两个多路转换器。因而，只产生极少的时间延迟。
D触发器590用于锁存从B4发生器570和B5发生器580输出的比特b4和b5、从切换单元560输出的比特b1至b3、以及从切换单元210输出的比特b6。
如上所述，本发明的高速编码器在不增加芯片内由该高速编码器占用的区域的情况下，可以通过缩短数据路径来减小电流消耗和时间延迟。同样，通过使用锁存器将一回零信号转换成非回零信号而减小了由于时钟切换造成的功耗。
权利要求
1．一种高速编码器，包括一个切换单元，用于接收成序列被接收的预定比特数目的thermal代码，并输出所接收的比特中的一个比特，作为最高有效位，并且并行输出其它的比特；和一个编码器，用于将从所述切换单元接收的各个比特分为有预定数目的比特的多个组，将每个组中的多个比特编码为预定数目的比特，使用没有被各组使用的比特来选择编码比特的一个组，并且，输出最低有效位以及来自所述切换单元的最高有效位。
2．如权利要求1所述的高速编码器，其中，所述切换单元包括多个锁存器，用于将接收到的thermal代码的回零信号转换成非回零信号；和多个多路转换器，用于将由所述锁存器转换的信号有选择地发送给所述编码器。
3．如权利要求2所述的高速编码器，其中，当由第一锁存器接收的输入比特是高电平时，其余的锁存器输出所接收的信号，而当由第一锁存器接收的输入比特是低电平时，其余的锁存器将所接收的信号反相输出。
4．如权利要求2所述的高速编码器，其中，所述锁存器中的每一个都包括第一N-沟道MOS型晶体管，响应于一个输入比特而将第一反相器的输出信号传送到第一节点；第二N-沟道MOS型晶体管，响应于所述输入比特而将第二反相器的输出信号传送到第二节点；第三N-沟道MOS型晶体管，响应于一个补码输入比特而将第二反相器的输出信号传送到第二节点；第四N-沟道MOS型晶体管，响应于所述补码输入比特而将第一反相器的输出信号传送到第一节点；第一P-沟道MOS型晶体管，它的一端连接到第一节点，其另一端连接到第一输出端口，并且其栅极连接到第二输出端口；第二P-沟道MOS型晶体管，它的一端连接到第二节点，其另一端连接到第一输出端口，并且其栅极连接到第二输出端口；第三反相器，连接在第一节点和第一输出端口之间；和第四反相器，连接在第二节点和第二输出端口之间。
5．如权利要求1所述的高速编码器，其中，所述编码器包括一个块单元，用以将所接收的比特分成有预定数目的比特的多个块，并且将每个组中的信号编码为预定数目的比特；一个选择单元，用于通过在所接收的比特中组合未被各块使用的比特来选择多个块中的一个块中的编码比特；和一个比特发生单元，用于通过组合未被使用的比特来产生除了被所述选择单元选择的编码比特和被所述切换单元产生的比特之外的比特。
6．一种对从模-数转换器输出的thermal代码进行编码的方法，所述方法包括步骤将所接收的比特分为有预定数目的比特的多个块，并将每个组中的比特编码为预定数目的比特；通过在所接收的比特中组合未被各块使用的比特来选择多个块中的一个块，并且在所选择的块中产生编码比特；以及通过组合未被使用的比特来产生除了在前面的步骤中产生的编码比特之外的比特。
全文摘要
提供了一种高速低功耗编码器及其编码方法。该编码器包含:一个切换单元,用于接收成序列被接收的预定比特数目的thermal代码,并输出所接收的比特中的一个比特,作为最高有效位,并且并行输出其它的比特;和一个编码器,用于将从所述切换单元接收的各个比特分为有预定数目的比特的多个组,将每个组中的多个比特编码为预定数目的比特,使用没有被各组使用的比特来选择编码比特的一个组,并且,输出最低有效位以及来自所述切换单元的最高有效位。
文档编号H03M1/36GK1300135SQ0013448
公开日2001年6月20日 申请日期2000年12月4日 优先权日1999年12月8日
发明者赵启钰, 宋敏圭, 罗裕森 申请人:三星电子株式会社