专利名称：同步锁相环的方法、锁相环及具有锁相环的半导体器件的制作方法
技术领域：
本发明涉及一种用于同步锁相环(PLL)的方法、锁相环和具有锁相环的半导体器件，特别涉及用于同步锁相环的方法，通过该方法使得内部时钟与来自半导体器件内部和/或外部的参考时钟相同步，并涉及该锁相环和具有锁相环的半导体器件。
本申请要求在1999年12月1日申请的日本专利平11-342525的优先权，该专利包含于此以供参考。
通常，作为一种用于以高度稳定性和高效率操作大规模和复杂数字电路的方法，可以采用一种同步型电路设计方法，通过该方法使得在数字电路中的所有锁存器与一个时钟同步工作。当制造例如LSI(大规模集成电路)、VLSI(超大规模集成电路)、ULSI(特大规模集成电路)这样的半导体器件时，上述的同步型电路设计方法是一个主流。为了适当地操作根据这种同步型电路设计方法而设计的数字电路，需要使所有锁存器以相同的时序工作。一个原因是，在时钟之间的时序偏差会造成如下问题。例如，当位移寄存器由多个串联的锁存器所构成时，如果要馈送到后一级中的锁存器的时钟的上升沿或下降沿稍微比馈送到前一级中的锁存器的时钟的上升沿或下降沿落后，由于从前一级的锁存器输出的数据在后一级锁存器捕获来自前一级锁存器的输出数据的时刻改变，则存在这样的危险，例如原来应当被延迟一个时钟周期的数据突然从后一级锁存器输出这样的错误操作。这种现象通常被称作“竞争”。另外，在同步型半导体器件中，数据是根据来自CPU(中央处理单元)的数据读取命令而读取的，并且与内部时钟同步，该内部时钟与从外部馈送的外部时钟同步产生，因此，如果在同步中存在偏差，则CPU不能够正确地读取数据，因此造成CPU的故障，从而造成整个系统的故障。
特别在近几年由于包含LSI、VLSI、ULSI等的半导体器件变得高度集成和高速度，由于构成半导体器件的锁存器的数目增加，当数字电路安装在半导体器件芯片上时，同时工作的锁存器数目增加，造成在读取数据中错误出现的危险增加或者上述竞争现象出现情况增加。为了解决该问题，制造具有锁相环半导体器件，通过锁相环把要馈送到所有锁存器的时钟与从安装在半导体器件外部或内部的时钟发生单元馈送来的参考时钟相同步。
另外，近几年来为了实现包括LSI、VLSI、ULSI等半导体器件的高速工作，要求该半导体器件在具有高频率的时钟下工作。但是，如果要从半导体器件的外部馈送来的参考时钟的频率被增加，则电流消耗速度增加。为了解决该问题，通常采用一种方法，其中与从半导体器件外部馈送来的参考时钟相同步的具有倍增频率的时钟由安装在半导体器件内部的TLL所产生，而不升高参考时钟的频率。
另外，由于已经实现包括百万个晶体管的包含LSI、VLSI、ULSI等等的半导体器件，因此不可能直接在晶体管级别上进行电路设计。因此，需要顺序和分阶段的执行系统设计，确定整个系统的操作和结构，使得每个CPU、ROM(只读存储器)、RAM(随机存取存储器)等等作为一个功能模块来工作，以提供整个系统所需的功能；进行逻辑设计，确定功能模块之间的关系和根据由系统设计所确定的规格确定功能模块的操作；进行详细的逻辑设计，确定包括“与非”门、“或非”门、锁存器、计数器等等这样的逻辑元件的组合，以构成每个功能模块；以及进行电路设计，在晶体管级别上确定电子电路和器件的特性，以满足根据逻辑设计的电路规格。在上述逻辑设计阶段，锁相环被作为构成功能模块的一个电路模块，并且逻辑设计员自由地进行逻辑设计，而不考虑电路模块的每个特性。如上文所述，由于锁相环被作为一个电路模块，并且它通常需要具有多功能，时钟的振荡频率的频带必须较宽，并且表示参考时钟的振荡频率的倍频因子的可变范围必须较宽。
图10为示出具有宽带振荡频率和宽的倍频因子可变范围的常规锁相环的结构的一个例子的方框图。如图10所示，常规的锁相环包括相位频率比较器1、电荷泵2、低通滤波器低通滤波器3、压控振荡器(压控振荡器)4以及分频器5。锁相环安装在半导体器件的芯片上。相位频率比较器1检测要从半导体器件外部和内部馈送来的参考时钟CKR与要从分频器5馈送来的分频时钟CKD之间的相位频率，并且把具有对应于相位频率差的脉冲宽度的升压时钟(up-clock)/UCK(低电平有效)以及降压时钟(down-clock)DCK(高电平有效)馈送到电荷泵2。在具有对应于来自相位频率比较器1的相位频率差的脉冲宽度的升压时钟/UCK有效时，电荷泵2使得控制电流IC流出，以把电荷充到构成低通滤波器3的电容器，并且还在具有对应于来自相位频率比较器1的相位频率差的脉冲宽度的降压时钟DCK有效时，使得控制电流IC流入，以从构成低通滤波器3的晶体管上吸引累积电荷。
如图11所示，低通滤波器3是二次环路滤波器，包括具有阻值R的电阻器6和具有电容C1的电容器7，这两者相互串联，以及具有电容C2的电容器8与电阻器6和电容器7相并连。低通滤波器3连接在电荷泵2的输出端与“地”之间，并且用于平滑控制电流IC，并把其输出作为控制电压。当接收2位振荡频带设置频率DTE时，压控振荡器4振荡产生在已经于第4电路级中设置的频带中选择的一个频带中的具有对应于来自低通滤波器3的控制电压的振荡频率的内部时钟CK1，并且把其馈送到分频器5。分频器5根据基于从CPU(未示出)馈送来的7位倍频因子设置数据DTD设置的倍频因子N，把内部时钟CKI的频率分频，并且把分频的时钟CKD馈送到相位频率比较器1。在上述锁相环中，当参考时钟CKR的振荡频率被定义为“f”时，由于内部时钟CKI的振荡频率变为(N×f)，“N”表示倍频因子。并且，在这一点处，由于分频器5把内部时钟CKI的频率分频为具有与参考时钟CKR相同的振荡频率的分频时钟CKD，“N”也是一个分频比率。
常规锁相环的开环增益G(s)由下述公式给出[公式1]G(S)=IC2π×F(S)×KVS×1N------(1)]]>其中“s”表示复数变量，“IC”表示电荷泵2的控制电流，“F(s)”表示锁相环的传输函数，“KV”表示压控振荡器4的调制灵敏度，以及“N”是倍频因子。如果振荡频带在50MHz和300MHz之间，并且倍频因子N为2至128，则由于在制造过程中和电压中的变化影响，压控振荡器4对来自低通滤波器3的控制电压1V的调制灵敏度KV变为67.3MHz至401MHz。因此，从公式(1)显然可以看出，锁相环的开环增益G(s)约改变381倍(=(401/2)/(67.3/128))。根据自动控制理论，作为当锁相环开环增益G(s)为0dB时的一种振荡条件，表示相对于相位滞后(-180度)的相补角∠G(s)最好为45度或更大。
图12为说明常规锁相环的不利之处的波特图，在图12(1)中示出增益图，图12(2)示出相位图。如果锁相环的开环增益G(s)约为381倍，如图12(1)的波特图中的箭头所示，由于增益图移动到与其自身平行的上部和下部位置，当0dB的增益改变时，获得角频率ω。但是，相位图不如图12(2)中所示那样改变。因此，存在这样的危险，也就是说，当增益图变得最低时，即在图12(1)中的点“a”，以及当增益图变为最高时，即在图12(2)中的点“b”，所获得的相补角小于45度(参见图12(2)所示的小箭头)，并且如果这样的话，由于阻尼因子变小，容易产生如图13中的曲线“a”所示的阻尼振荡。因此，在从把参考时钟CKR提供到锁相环到分频时钟CKD与参考时钟CKR同步的过程中，压控振荡器4的振荡频率大大改变，因此造成向着预定振荡频率的延迟收敛。在把参考时钟CKR提供到锁相环到压控振荡器4的振荡频率收敛到预定振荡频率之间所需的时间被称为“锁定时间”。另外，图13中所示的曲线“b”示出当具有足够的相补角时，在锁定处理中的压控振荡器4的振荡频率的收敛过程。存在这样一种情况，即参考时钟CKR的振荡频率由于一些外部原因而改变，从而造成要使该振荡频率恢复到其原始频率，在这种情况下，锁相环表现出如上述锁定过程中相同的动作。这使得上述的相补角变得更小，并且在锁相环具有小的阻尼因子的情况下，容易出现阻尼振荡并且增加抖动。
为了解决该问题，通常，为了当增益曲线变得最低时获得足够大的相补角，构成低通滤波器3的电容器7的电容C1要较大，并且电容器8的电容C2要小于电容器7的电容C1。例如，当电阻器6的电阻为33kΩ时，电容器7的电容C1被调节为240pF，并且电容器8的电容C2被调节为8pF(电容器C1的三十分之一)。但是，如果制造包含具有上述这种低通滤波器结构的锁相环的半导体器件，由低通滤波器3在半导体器件芯片中所占用的面积例如为245μm×245μm，这意味着锁相环构成芯片总面积的33.5％。为了解决该问题，例如在日本专利公开10-203682(日本专利第2933134号)中公开一种用于根据压控振荡器的振荡频率切换构成低通滤波器的电容器的技术。但是，该技术具有这样的问题即必须预先安装多个晶体管，使得由芯片中低通滤波器所占据的面积增加。
考虑到上文所述的情况，本发明的一个目的是提供一种同步锁相环的方法、一种锁相环和一种具有锁相环的半导体器件，其能够减小锁相环在半导体器件的芯片中所占据的面积，并且即使当振频率的频带较宽以及倍频因子的可变范围较宽时，也能够缩短锁定时间。
根据本发明第一方面，在此提供一种同步锁相环的方法，该锁相环至少包括一个相位频率比较器，用于输出具有对应于参考时钟与分频时钟之间的振荡频率差的脉冲宽度或脉冲数的升压时钟或降压时钟；电荷泵，用于根据升压时钟或降压时钟使得控制电流流入或流出；低通滤波器，用于平滑控制电流，并且把其作为控制电压输出；压控振荡器，用于根据所设置的调制灵敏度，振荡输出具有对应于控制电压的振荡频率的内部时钟；以及分频器，用于根据所设置的倍频因子对内部时钟的频率分频，并把其作为分频时钟输出，该方法包括步骤如下根据所设置的调制灵敏度和所设置的倍频因子改变控制电流的数值。
根据本发明第二方面，在此提供一种同步锁相环的方法，该锁相环至少包括相位频率比较器，用于输出具有对应于参考时钟与分频时钟之间的振荡频率差的脉冲宽度或脉冲数的升压时钟或降压时钟；电荷泵，用于根据升压时钟或降压时钟使得控制电流流入或流出；低通滤波器，用于平滑控制电流，并且把其作为控制电压输出；压控振荡器，用于根据所设置的调制灵敏度，振荡输出具有对应于控制电压的在从多个振荡频带中选择的一个振荡频带内的振荡频率的内部时钟；以及分频器，用于根据所设置的倍频因子对内部时钟的频率分频，并把其作为分频时钟输出，该方法包括步骤如下根据选择出来的一个振荡频带和所设置的倍频因子改变控制电流的数值。
在上文中，优选的模式如下其中控制电流的数值按照一种方式改变，使得在锁相环中的开环增益落在预定范围之内。
根据本发明第三个方面，在此提供一种锁相环，其中包括相位频率比较器，用于输出具有对应于参考时钟与分频时钟之间的振荡频率差的脉冲宽度或脉冲数的升压时钟或降压时钟；电荷泵，用于根据升压时钟或降压时钟使得控制电流流入或流出；低通滤波器，用于平滑控制电流，并且把其作为控制电压输出；压控振荡器，用于根据所设置的调制灵敏度，振荡输出具有对应于控制电压的振荡频率的内部时钟；分频器，用于根据所设置的倍频因子对内部时钟的频率分频，并把其作为分频时钟输出，以及控制电流改变装置，用于根据所设置的调制灵敏度和所设置的倍频因子改变控制电流的数值。
根据本发明第四个方面，在此提供一种锁相环，其中包括相位频率比较器，用于输出具有对应于参考时钟与分频时钟之间的振荡频率差的脉冲宽度或脉冲数的升压时钟或降压时钟；电荷泵，用于根据升压时钟或降压时钟使得控制电流流入或流出；低通滤波器，用于平滑控制电流，并且把其作为控制电压输出；压控振荡器，用于根据所设置的调制灵敏度，振荡输出具有对应于控制电压的振荡频率的内部时钟；分频器，用于根据所设置的倍频因子对内部时钟的频率分频，并把其作为分频时钟输出，以及控制电流改变装置，用于根据所设置的调制灵敏度和所设置的倍频因子改变控制电流的数值。
在上文中，优选模式如下其中控制电流改变装置按照一种方式改变控制电流的数值，使得在锁相环中的开环增益落在预定范围内。
并且，优选的模式如下其中电荷泵具有多个恒流源，用于提供具有不同电流值的恒定电流，并且使得根据从控制电流改变装置馈送来的信号使得来自一个恒流源的恒定电流作为控制电流流入或流出。
并且，优选的模式如下，在电荷泵中，以分离的方式安装一个开关装置和接收/释放装置，该开关装置用于在根据升压时钟而使得控制电流流出的功能与根据降压时钟使得控制电流流入的功能之间切换，以及该接收/释放装置，用于接收或释放控制电流。
另外，一个优选模式如下其中电荷泵还被设计为使得多个恒流源被分为多个模块，每个模块具有恒定电流类似的恒流源，并且相互接近，并且每个模块具有用于根据从控制电流改变装置馈送来的信号选择任何一个恒流源的装置，用该开关装置在控制电流的流入和流出之间切换，并且用接收/释放装置来接收或释放控制电流。
根据本发明第五个方面，在此提供一种具有上述锁相环的半导体器件。
从下文结合附图的描述中本发明的上述和其它目的、优点和特点将变得更加清楚，其中图1为示出根据本发明第一实施例的锁相环的结构的方框图；图2为示出在每个振荡频带范围、每个倍频因子范围和每个控制电流设置信号S1至S4之间的关系的示意图；图3为示出构成根据本发明第一实施例的锁相环的电荷泵的结构的一个实例的电路图；图4为示出根据本发明第二实施例的锁相环的结构的方框图；图5为示出构成根据本发明第二实施例的锁相环的电荷泵的结构的一个实例的电路图；图6为示出根据本发明第三实施例的锁相环的结构的方框图；图7为示出构成根据本发明第三实施例的锁相环的电荷泵的结构的一个实例的电路图；图8为示出根据本发明第四实施例的锁相环的结构的方框图；图9为示出构成根据本发明第四实例的锁相环的电荷泵的结构的一个实例的电路图；图10为示出常规锁相环的结构的一个实例的方框图；图11为示出构成图10中的常规锁相环的低通滤波器的结构的一个实例的方框图；图12为说明常规锁相环的不便之处的波特图，其中图12(1)示出增益图，图12(2)示出相位图；以及图13为示出在常规锁相环的锁定过程中压控振荡器的振荡频率的时间变化的一个实例波形图。
下面将参照附图通过各种实施例更加具体的描述实现本发明的最佳方式。
第一实施例图1为示出根据本发明第一实施例的锁相环的结构的方框图。第一实施例的锁相环包括相位频率比较器11、解码器12、电荷泵13、低通滤波器14、压控振荡器15和分频器16，并且在半导体器件的芯片上形成为一个电路模块。在第一实施例的锁相环中，内部时钟CKI的振荡频带设置为50MHz至300MHz之间，并且该频带被分为四个范围，包括50MHz至80MHz的第一范围，80MHz至125MHz的第二范围，125MHz至200MHz的第三范围以及200MHz至300MHz的第四范围。在4个频带范围的每一个频带中最大频率对最小频率的倍频因子N被设置为1.5至1.6。倍频因子被设置在2和128之间，并且还被分为4个范围，包括2至5的第一范围，6至16的第二范围，17至45的第三范围和46至128的第四范围。在4个倍频因子范围的每一个范围中，最大倍频因子N对最小倍频因子N的倍频因子N为2.5至3。执行上述对振荡频带和倍频因子N的设置，以方便半导体器件的制造。
相位频率比较器11检测从半导体器件内部或外部馈送来的参考时钟CKR与从分频器16馈送来的分频时钟CKD之间的相位频率差，并且把具有对应于相位频率差的脉冲宽度的升压时钟/UCK(高电平有效)或者降压时钟DCK(低电平有效)馈送到电荷泵13。
解码器12产生任何一个电流控制电流设置信号S1至S4，用于根据来自CPU(未示出)的2位振荡频带设置数据DTF，把任何一个恒定电流IC1至IC4设置为电荷泵13的控制电流IC；用于根据来自CPU的7位倍频因子设置数据DTD设置包括每一范围至第四范围中的任何一个频带范围；用于设置包括2至128的任何一个倍频因子N。每个振荡频带范围、每个倍频因子范围以及每个控制电流设置信号S1至S4之间的关系在图2中示出。
电荷泵13由从解码器13馈送来的控制电流设置信号S1至S4设置的任何一个恒定电流IC1至IC4所控制，并且通过根据具有对应于来自相位频率比较器11的相位频率差的脉冲宽度的升压时钟/UCK，使得设置控制电流IC流出，从而把电荷充入构成低通滤波器14的电容器；以及根据具有对应于来自相位频率比较器11的相位频率差的脉冲宽度的降压时钟DCK，使得设置控制电流IC流入，从而把电荷从构成低通滤波器14的电容器释放。
图3为示出构成根据第一实施例的锁相环的电荷泵13的结构的一个实例的电路图。电荷泵13包括恒流源211至214以及221至224、N沟道MOS晶体管231至234、241至244和25，P沟道MOS晶体管26。恒流源211和221适合于把例如0.78μA的恒定电流IC1分别提供到相应的N沟道MOS晶体管231和241。恒流源212和222适合于把例如2.3μA的恒定电流IC2分别提供到相应的N沟道MOS晶体管232和242。恒流源213和223适合于把例如7.0μA的恒定电流IC3分别提供到相应的N沟道MOS晶体管233和243。恒流源214和224适合于把例如16.3μA的恒定电流IC4分别提供到相应的N沟道MOS晶体管234和244。每个N沟道MOS晶体管231至234由每个相应的高电平有效的控制电流设置信号S1至S4所导通，并且使得来自每个相应的恒流源211至214的每个恒定电流IC1至IC4作为控制电流IC通过由低电平有效的升压时钟/UCK所导通的P沟道MOS晶体管流出。每个N沟道MOS晶体管241至244由每个相应的高电平有效的控制电流设置信号S1至S4所导通，并且使得每个恒定电流IC1至IC4作为控制电流IC通过由高电平有效的降压时钟DCK所导通的N沟道MOS晶体管流出。
与图11所示的常规低通滤波器的情况相同，图1中所示的低通滤波器14是一个二次环路滤波器，包括具有电阻R的电阻器6和具有电容C1的电容器7，这两者相互串联，以及具有电容C2的电容器与电阻器6和电容器7相并联。低通滤波器14连接在电荷泵13的输出端与“地”之间，并且用于平滑控制电流IC，并把其作为控制电压输出。但是，在第一实施例中，电阻器6的电阻为33kΩ，电容器7的电容C1被调节为80pF，并且电容器8的电容C2被调节为8pF(电容C1的十分之一)。因此，由低通滤波器14在半导体器件的芯片中所占据的面积例如为152μm×152μm，这意味着低通滤波器14占据芯片总面积的15.9％。在根据来自CPU(未示出)的2位振荡频带设置数据DTF而设置的范围内的振荡频带中，压控振荡器15振荡产生具有对应于来自低通滤波器14的控制电压的振荡频率的内部时钟CK1，并且把其提供到分频器16。分频器16根据基于来自CPU(未示出)的7位倍频设置数据DTD所设置的倍频因子N，把内部时钟CKI的频率分频，并且把分频的时钟馈送到相位频率比较器11。
接着，下面将说明第一实施例的锁相环按照上述方式构成的原因。
首先，由于第一实施例的锁相环的开环增益可以用上述公式(1)来表达，如果振荡频带在50MHz和300MHz之间，并且如果倍频因子N为2至128，则对于从低通滤波器14馈送来的1V的控制电压，压控振荡器15的调制灵敏度KV在67.3MHz到401MHz的范围内。另一方面，构成低通滤波器14的电阻器6的电阻被设置为33kΩ，构成低通滤波器14的电容器7的电容C1被设置为80pF，并且构成低通滤波器14的电容器8的电容C2被设置为8pF。结果，锁相环的开环增益G(s)大大地改变。另外，由于相补角较小，因此锁定时间较长并且锁相环不能够防止干扰。因此，如果电荷泵13的控制电流IC可以根据2位振荡频带设置数据DTF和7位倍频因子设置数据DTD而切换，结果锁相环的开环增益G(s)可以被控制。也就是说，从上述方程(1)显然可以看出尽管通过改变压控振荡器15的调制灵敏度Kv以及改变倍频因子N，锁相环的开环增益G(s)大大地改变，通过补偿压控振荡器15的调制灵敏度Kv以及倍频因子N的改变量，即，通过切换电荷泵13的控制电流，使得调制灵敏度Kv和倍频因子N的商(KV/N)被补偿，锁相环的开环增益G(s)的改变可以被控制，使得它落在预定范围内。如果在锁相环的开环增益G(s)中的改变可以被控制，使得它落在预定范围内，由于增益图不出现如图12(1)中所示的这种大的改变，即使构成低通滤波器14的电容器7的电容C1被设置为如第一实施例中的较小值，也可以获得足够的相补角。因此，当获得足够的相补角时，如图13中的曲线“b”所示，锁相环的阻尼因子较大，锁定时间被缩短，并且能够防止干扰并且抖动减少。
接着，将说明具有上述结构的锁相环的操作。
用于设置第一范围(50MHz至80MHz)的2位振荡频带设置数据DTF(例如，00)被从CPU(未示出)馈送到压控振荡器15和解码器12，并且同时用于设置从包含在第一范围(2至5)内的倍频因子N选择出来的倍频因子N(例如“3”)的7位倍频因子设置数据DTD(例如，0000001)被从CPU馈送到分频器16和解码器12。这使得解码器12产生高电平有效的控制电流设置信号S2(参见图2)，用于根据2位振荡频带设置数据DTF(00)以及根据7位倍频因子设置数据DTD(0000001)把恒定电流IC2设置为电荷泵13的控制电流IC，并且把其馈送到电荷泵13。
因此，在电荷泵13中，由于每个N沟道MOS晶体管232和242由高电平有效的控制电流设置信号S2所导通，当低电平有效的升压时钟/UCK从相位频率比较器11馈送来时，从恒流源212馈送来的恒定电流IC2作为控制电流IC流出，通过由低电平有效的升压时钟/UCK所导通的P沟道MOS晶体管26，并且把电荷充到构成低通滤波器14的电容器7和8，当高电平有效的降压时钟DCK从相位频率比较器11馈送来时，从恒流源222馈送来的恒定电流IC2作为控制电流IC流入，通过由高电平有效的降压时钟DCK所导通的N沟道MOS晶体管25。另外，在第一实施例中的每个锁相环部分的其它操作与常规的锁相环相同，因此将省略对它们的描述。
第二实施例图4为示出根据本发明第二实施例的锁相环的结构的方框图。在图4中，与图1相同的参考标号表示具有相同功能的部分，并且将省略对它们的描述。在第二实施例的锁相环中，用电荷泵31取代图1中所示的电荷泵13，并且新增加反相器32和33。反相器32把低电平有效的上升时间/UCK反相，并且作为升压时钟UCK馈送到电荷泵31。反相器33把高电平有效的降压时钟DCK反相，并且把其作为降压时钟/DCK馈送到电荷泵31。
图5为示出构成第二实施例的锁相环的电荷泵的结构的一个实例的电路图。在图5中，与图3相同的参考标号表示具有相同功能的部分，并且省略对它们的描述。在第二实施例的电荷泵31中，用新增加的传输门41和42取代N沟道MOS晶体管25和P沟道MOS晶体管26，并且另外提供P沟道MOS晶体管46至48。当传输门41导通时，低电平有效的升压时钟/UCK和升压时钟UCK被通过传输门41提供，以把N沟道MOS晶体管44与N沟道MOS晶体管45相连接。传输门42导通时，高电平有效的降压时钟DCK和降压时钟/DCK被通过传输门42提供，以把P沟道MOS晶体管47与P沟道MOS晶体管48相连接。
当升压时钟UCK施加到N沟道MOS晶体管43时，该晶体管把N沟道MOS晶体管45的栅极电压提高到电源电压VDD的电平。当传输门41导通时，N沟道MOS晶体管44的栅极连接到N沟道MOS晶体管45的栅极，并且当由于密勒效应使得N沟道MOS晶体管43的截止从而电源电压VDD停止施加到N沟道MOS晶体管45的栅极上时，具有约等于在N沟道MOS晶体管44中流动通过由任何一个高电平有效的控制电流设置信号S1至S4所导通的任何一个N沟道MOS晶体管241至244的任何一个恒定电流IC1至IC4的电流流动通过N沟道MOS晶体管45，并且该电流作为控制电流IC流出。P沟道MOS晶体管46由降压时钟/DCK所导通，并且把P沟道MOS晶体管48的栅极电压降低到地电平。当传输门42导通时，P沟道MOS晶体管47的栅极连接到P沟道MOS晶体管48的栅极，并且当由于密勒效应使得P沟道MOS晶体管46截止，P沟道MOS晶体管48的栅极停止接地时，具有约等于在P沟道MOS晶体管47中流动通过由任何一个高电平有效的控制电流设置信号S1至S4所导通的任何一个N沟道MOS晶体管231至234的任何一个恒定电流IC1至IC4的电流作为控制电流IC，流到P沟道MOS晶体管48。
接着，下面将描述第二实施例的锁相环的操作。
首先，由CPU(未示出)把用于设置频带的第二范围(80MHz至125MHz)的2位振荡频带设置数据DTF(例如，01)提供到压控振荡器15和解码器12，并且同时用于设置从包含在第三范围(17至45)内的倍频因子N选择出来的倍频因子N(例如“40”)的7位倍频因子设置数据DTD(例如，100111)被从CPU提供到分频器16和解码器12。这使得解码器12产生高电平有效的控制电流设置信号S3(参见图2)，用于根据2位振荡频带设置数据DTF(01)以及根据7位倍频因子设置数据DTD(100111)把恒定电流IC3设置为电荷泵31的控制电流IC，并且把其馈送到电荷泵31。因此，在电荷泵31中，每个N沟道MOS晶体管233和243由高电平有效的控制电流设置信号S3所导通。这使得相位频率比较器11馈送低电平有效的升压时钟/UCK，并且当从反相器32馈送来升压时钟UCK时，传输门41导通，以使得N沟道MOS晶体管44的栅极连接到N沟道MOS晶体管45的栅极，并且同时，N沟道MOS晶体管43截止，使得电源电压VDD停止施加到MOS晶体管的栅极。因此，由于密勒效应，具有约等于在N沟道MOS晶体管44中流动通过由高电平有效的控制电流设置信号S3所导通的N沟道MOS晶体管243的恒定电流IC3的电流流动通过N沟道MOS晶体管45，并且该电流作为控制电流IC流出，以把电荷充到构成低通滤波器14的电容器7和8。
另一方面，如果高电平有效的降压时钟DCK从相位频率比较器11馈送来，并且从反相器33提供降压时钟/DCK，则传输门42导通，使得P沟道MOS晶体管47的栅极连接到P沟道MOS晶体管48的栅极，同时MOS晶体管46截止，使得P沟道MOS晶体管48的栅极停止接地。因此，由于密勒效应，具有约等于在P沟道MOS晶体管47中流动通过由高电平有效的控制电流设置信号S3所导通的N沟道MOS晶体管233的恒定电流IC3的电流作为控制电流IC，流到P沟道MOS晶体管48。其它锁相环的操作与常规锁相环相同，并且相应地省略对它们的描述。
根据第二实施例，除了由第一实施例所获得的效果之外，还可以获得避免在提供升压时钟/UCK或降压时钟DCK时出现噪声的效果。也就是说，在图3中所示的电荷泵13中，由于N沟道MOS晶体管25和P沟道MOS晶体管26都作为开关晶体管和输出晶体管，当N沟道MOS晶体管25和P沟道MOS晶体管26在升压时钟/UCK和降压时钟DCK导通时，容易出现由于每个N沟道MOS晶体管25和P沟道MOS晶体管26的寄生电容所造成的噪声。在第二实施例的锁相环中，由于电源电压VDD施加到作为输出晶体管的每个N沟道MOS晶体管45和P沟道MOS晶体管48的漏极，或者每个漏极都接地，则即使当传输门41或42导通时，每个N沟道MOS晶体管45或P沟道MOS晶体管48的漏极上的电压为恒定，从而避免噪声的出现。
第三实施例图6为示出根据本发明第三实施例锁相环的结构的方框图。在图6中，与图1中相同的参考标号表示具有相同功能的部分，并且省略对它们的描述。在第三实施例中，用新安装电荷泵51来取代图1中所示的电荷泵13。图7为示出构成根据第三实施例的锁相环的电荷泵51的结构的一个实例的电路图。在图6中，与图3中相同的参考标号表示具有相同功能的部分，并且省略对它们的描述。在图7中所示的电荷泵51中，用新安装的N沟道MOS晶体管521和522以及P沟道MOS晶体管531和532来取代N沟道MOS晶体管25和P沟道MOS晶体管26，在此提供两个分离的模块，一个模块中流入或流出恒定电流IC1和IC2，并且另一个模块中流入或流出恒定电流IC3和IC4。N沟道MOS晶体管231和232分别由相应的高电平有效的控制电流；设置信号S1和S2所导通，并且使得由相应恒流源211和212所提供的恒定电流IC1和IC2作为控制电流IC流出，通过由低电平有效的升压时钟/UCK所导通的N沟道MOS晶体管521。N沟道MOS晶体管233和234分别由相应的高电平有效的控制电流设置信号S3和S4所导通，并且使得由相应恒流源213和214所提供的恒定电流IC3和IC4作为控制电流IC流出，通过由低电平有效的升压时钟/UCK所导通的N沟道MOS晶体管522。N沟道MOS晶体管241和242分别由相应的高电平有效的控制电流设置信号S1和S2所导通，并且使得由相应恒流源221和222所提供的恒定电流IC1和IC2作为控制电流IC流入，通过由高电平有效的降压时钟DCK所导通的P沟道MOS晶体管531。N沟道MOS晶体管243和244分别由相应的高电平有效的控制电流设置信号S3和S4所导通，并且使得由相应恒流源223和224所提供的恒定电流IC3和IC4作为控制电流IC流入，通过由电平有效的降压时钟DCK所导通的P沟道MOS晶体管532，每个锁相环部分的操作基本上与第一实施例中相同，并且省略对它们的描述。
因此，根据第三实施例，除了在第一实施例中获得的效果之外，还可以获得优化锁相环的电路特性的效果。也就是说，如图3中所示，尽管恒定电流IC1至IC4作为控制电流IC流过N沟道MOS晶体管25和P沟道MOS晶体管26，由于恒定电流IC4的电流量(16.3μA)是恒定电流IC1的电流量(0.78μA)的20倍或更大，使得具有大电流范围的电流流过N沟道MOS晶体管25和P沟道MOS晶体管26，必须在某些方面牺牲了电路特性。在第三实施例的锁相环中，电荷泵51还构成为具有两个分离的模块，在一个模块中流入或流出恒定电流IC1和IC2，在另一个模块中流入或流出恒定电流IC3和IC4，并且流过N沟道MOS晶体管521和P沟道MOS晶体管531的控制电流IC为恒定电流IC1(0.78μA)和恒定电流IC2(2.3μA)，并且流过N沟道MOS晶体管522和P沟道MOS晶体管532的控制电流IC为恒定电流IC3(7.0μA)和恒定电流IC4(16.3μA)。在上述两个模块中，在电流中差别的范围是2至3倍。因此，相对容易制造N沟道MOS晶体管521和P沟道MOS晶体管531和N沟道MOS晶体管522和P沟道MOS晶体管532，它们之间的每个组合具有仅仅为2至3倍的电流差的范围，因此能够优化电路特性。
第四实施例图8为示出根据本发明第四实施例的锁相环的结构的方框图。在图8中，与图4中相同的参考标号表示具有相同功能的部分，并且省略对它们的描述。在第四实施例的锁相环中，用新安装的电荷泵61取代图4中所示的电荷泵31。
图9为示出构成根据第四实施例的锁相环的电荷泵61的结构的一个实例的电路图。在图9中，与图5中相同的参考标号表示具有相同功能的部分，并且省略对它们的描述。在图9中所示的电荷泵61中，用新安装的传输门711、712、721和722，N沟道MOS晶体管731、732、741、742、751和752，P沟道MOS晶体管761、762、771、772、781和782来取代传输门41和42以及N沟道MOS晶体管43至45和P沟道MOS晶体管46至48，并且提供两个分离的模块，在一个模块中输入或输出恒定电流IC1和IC2并且在另一个模块中输入或输出恒定电流IC3和IC4。
当传输门711导通时，低电平有效的升压时钟/UCK和升压时钟UCK通过传输门711提供，并且用于把N沟道MOS晶体管741的栅极与N沟道MOS晶体管751的栅极相连接。当传输门712导通时，低电平有效的升压时钟/UCK和升压时钟UCK通过传输门712提供，并且用于把N沟道MOS晶体管742的栅极与N沟道MOS晶体管752的栅极相连接。当传输门721导通时，高电平有效的降压时钟DCK和降压时钟/DCK通过传输门721提供，并且用于把P沟道MOS晶体管771的栅极与P沟道MOS晶体管781的栅极相连接。当传输门722导通时，高电平有效的降压时钟DCK和降压时钟/DCK通过传输722提供，并且用于把P沟道MOS晶体管772的栅极与P沟道MOS晶体管782的栅极相连接。
通过施加升压时钟UCK使得N沟道MOS晶体管731导通，并把N沟道MOS晶体管751的栅极电压提高到电源电压VDD的电平。当传输门711导通时，N沟道MOS晶体管741的栅极连接到N沟道MOS晶体管751的栅极。当由于密勒效应使得N沟道MOS晶体管731导通造成电源电压VDD停止施加到N沟道MOS晶体管751的栅极时，具有约等于在N沟道MOS晶体管741中流动通过由高电平有效的控制电流设置信号S1或S2所导通的N沟道MOS晶体管241或242的恒定电流IC1或IC2的电流流过N沟道MOS晶体管751，并且作为控制电流IC流出。
N沟道MOS晶体管732通过施加升压时钟UCK而导通，并且把N沟道MOS晶体管752的栅极电压提升到电源电压VDD的电平。当传输门712导通时，N沟道MOS晶体管742的栅极的连接到N沟道MOS晶体管752的栅极。当由于密勒效应使得N沟道MOS晶体管732导通造成电源电压VDD停止施加到N沟道MOS晶体管752的栅极时，具有约等于在N沟道MOS晶体管742中流动通过由高电平有效的控制电流设置信号S3或S4导通的N沟道MOS晶体管243或244的恒定电流IC3或IC4的电流流过N沟道MOS晶体管752，并且作为控制电流IC流出。
P沟道MOS晶体管761通过施加降压时钟/DCK而导通，并且把P沟道MOS晶体管781的栅极电压降低到地电平。当传输门721导通时，P沟道MOS晶体管771的栅极的连接到P沟道MOS晶体管781的栅极。当由于密勒效应使得P沟道MOS晶体管761截止造成P沟道MOS晶体管781的栅极停止接地时，具有约等于在P沟道MOS晶体管771中流动通过由高电平有效的控制电流设置信号S1或S2导通的N沟道MOS晶体管231或232的恒定电流IC1或IC2的电流流过P沟道MOS晶体管781，并且作为控制电流IC流出。
P沟道MOS晶体管762通过施加降压时钟/DCK而导通，并且把P沟道MOS晶体管782的栅极电压降低到地电平。当传输门722导通时，P沟道MOS晶体管772的栅极的连接到P沟道MOS晶体管781的栅极。当由于密勒效应使得P沟道MOS晶体管762截止造成P沟道MOS晶体管782的栅极停止接地时，具有约等于在P沟道MOS晶体管772中流动通过由高电平有效的控制电流设置信号S3或S3导通的N沟道MOS晶体管233或234的恒定电流IC3或IC4的电流流过P沟道MOS晶体管782，并且作为控制电流IC流出。
另外，每个锁相环部分的操作与第二实施例基本相同，并且省略对它们的描述。
因此，根据第四实施例，除了在第三实施例中获得的效果之外，还可以获得优化电路特性和避免锁相环电路的故障的其它效果。也就是说，从图3显然可以看出，尽管作为控制电流IC的恒定电流IC1至IC4流过N沟道MOS晶体管44和P沟道MOS晶体管47，由于恒定电流IC4的电流量(16.3μA)为恒定电流IC1的电流量(0.78μA)的20倍或更大，使得具有大范围的电流量流过N沟道MOS晶体管44和P沟道MOS晶体管47，因此必须在某些方面牺牲了电路特性。如果这种具有较大范围的电流流过N沟道MOS晶体管44和P沟道MOS晶体管47，由于N沟道MOS晶体管44和P沟道MOS晶体管47的栅极和源极之间的电压VGS大大地改变，因此N沟道MOS晶体管44和P沟道MOS晶体管47变得不饱和，并且在一些情况下不足以获得密勒效应。这造成没有约等于在N沟道MOS晶体管44和P沟道MOS晶体管47中流动的电流的电流流动通过N沟道MOS晶体管45和P沟道MOS晶体管48，从而导致电路的故障。在第四实施例的锁相环中，电荷泵61被构成为具有两个分离的模块，在一个模块中流入或流出恒定电流IC1和IC2，并且在另一个模块中流入或流出恒定电流IC3和IC4，并且流过N沟道MOS晶体管741和P沟道MOS晶体管771的控制电流IC为恒定电流IC1(0.78μA)以及恒定电流IC2(2.3μA)。流过N沟道MOS晶体管742和P沟道MOS晶体管772的控制电流IC为恒定电流IC3(7.0μA)以及恒定电流IC4(16.3μA)。在上述两个模块中，电流差的范围是2至3倍。因此，相对容易制造N沟道MOS晶体管741和P沟道MOS晶体管771和N沟道MOS晶体管742和P沟道MOS晶体管772，它们每个组合具有仅仅为2至3倍的电流差范围，因此能够优化电路特性。
另外，由于在N沟道MOS晶体管741和P沟道MOS晶体管771和N沟道MOS晶体管742和P沟道MOS晶体管772中流动的电流差范围仅仅是2至3倍，在N沟道MOS晶体管741和P沟道MOS晶体管771和N沟道MOS晶体管742和P沟道MOS晶体管772的栅极和源极之间的电压VGS将小，因此N沟道MOS晶体管741和P沟道MOS晶体管771和N沟道MOS晶体管742和P沟道MOS晶体管772不变为不饱和，从而足以实现密勒效应。相应地，具有约等于N沟道MOS晶体管741和P沟道MOS晶体管771和N沟道MOS晶体管742和P沟道MOS晶体管772中流动的恒定电流的电流量流过N沟道MOS晶体管751和P沟道MOS晶体管781和N沟道MOS晶体管752和P沟道MOS晶体管782，从而不会造成电路故障的危险。
如上文所述，根据本发明，由于锁相环如此构成，使得从电荷泵流入或流出的控制电流量可以用低通滤波器的倍频因子根据压控振荡器的调制录敏度和/或振荡频带而改变，即使振荡频带和倍频因子的可变范围都较宽，也可以减小由锁相环在半导体器件的芯片中所占据的面积，并且还可以缩短锁定时间，并且可以实现高度防止干扰的功能。
并且，根据本发明，由于锁相环的电荷泵如此构成，使得在控制电流的流入功能和流出功能之间切换的器件以及接收或释放控制电流的器件以分离的状态安装，因此在提供升压时钟或降压时钟时几乎不产生噪声。
另外，根据本发明，由于锁相环的电荷泵被设计为使得恒流源分为多个模块，每个模块具有恒定电流相类似或接近的恒流源，并且每个模块具有选择任何一个恒流源的器件、在控制电流的流入功能和流出功能之间切换的器件以及接收或释放控制电流的器件，可以获得最佳的电路特性。
另外，根据本发明，由于锁相环的电荷泵被设计为使得恒流源分为多个模块，每个模块具有恒定电流相类似或接近的恒流源，并且每个模块具有选择任何一个恒流源的器件、在控制电流的流入功能和流出功能之间切换的器件以及接收/释放控制电流的器件，它们以分离的状态安装在每个模块中，因此可以有效避免电路的故障。
显然，本发明不限于上述实施例，而是可以改变而不脱离本发明的精神和范围。例如，在上述实施例中，锁相环包括相位频率比较器、电荷泵、压控振荡器和频分器，但是，本发明可以应用于任何类型的锁相环，只要该锁相环至少包含相位频率比较器、电荷泵、压控振荡器和频分器即可，该锁相环包括前置定标器按照在前级的固定前置定标型锁相环，以及安装有前置定标器和消耗计数器的脉冲消耗型锁相环。另外，在上述实施例中，相位频率比较器11适合于检测来自分频器16的参考时钟CKR与分频时钟CKD之间的差别，并输出具有对应于相位频率差的脉冲宽度的升压时钟/UCK(低电平有效)或降压时钟DCK(高电平有效)，但是，如果需要的话，在升压时钟和降压时钟中采用的逻辑可以被改变。相位频率比较器11可以设计输出具有对应于相位频率差的脉冲数的升压时钟或降压时钟。并且，在上述实施例中，解码器12适合于根据2位振荡频带设置数据DTF产生和7位倍频因子设置数据DTD产生任何一个设置信号S1至S4，并把其馈送到电荷泵，但是，从方程(1)可以看出，即使压控振荡器15的调制灵敏度KV和倍频因子N改变，如果在锁相环的开环增益G(s)中的变化能够落在预定范围内而不改变锁相环传输函数，则不会出现问题；因此，当压控振荡器15被设计为可以直接改变调制灵敏度KV，则解码器还可以设计为根据要从CPU(未示出)馈送来的调制灵敏度KV的数值以及根据倍频因子设置数据DTD产生任何一个控制电流设置信号S1至S4，并且把其输出到电荷泵。
另外，在上述实施例中，如图11中所示，低通滤波器3是一个二次环路滤波器，包括具有电阻R的电阻器6和具有电容C1的电容器，这两者相互串联，以及具有电容C2的电容器，该电容器与电阻器6和电容器7相并联，但是，可以采用任何类型的低通滤波器，只要它可以平滑从电荷泵流入和流出的控制电流IC并把其作为控制电压输出到压控振荡器15。在上述实施例中，(在图2中)示出包括第一至第四范围的压控振荡器15的每个振荡频带范围、分频器16的每个倍频因子范围以及每个控制电流设置信号S1至S4之间的关系，但是，振荡频率的数值、压控振荡器15的振荡频带的范围数目、倍频因子N的数值以及分频器16的倍频因子的范围数目可以改变。
并且，由于本发明的锁相环具有宽的振荡频带和倍频因子N的宽可变范围，其在根据常规技术的半导体器件的逻辑设计中可以用作为电路模块，但是，它可以用于其他各种应用中，因为可以根据振荡频带设置数据DTF和倍频因子设置数据DTD。
另外，本发明的锁相环还可以应用于一种情况，其中降低内部时钟CKI的频率，对应于CPU的操作时钟的较低频率，以减小其工作所需的功耗，例如，在具有锁相环的通信设备等待来自其他通信设备的信号或数据时仅仅需要最少的电路工作。
权利要求
1．一种同步锁相环的方法，该锁相环至少包括一个相位频率比较器，用于输出具有对应于参考时钟与分频时钟之间的振荡频率差的脉冲宽度或脉冲数的升压时钟或降压时钟；电荷泵，用于根据升压时钟或降压时钟使得控制电流流入或流出；低通滤波器，用于平滑控制电流，并且把其作为控制电压输出；压控振荡器，用于根据所设置的调制灵敏度，振荡输出具有对应于控制电压的振荡频率的内部时钟；以及分频器，用于根据所设置的倍频因子对内部时钟的频率分频，并把其作为分频时钟输出，所述同步锁相环的方法包括如下步骤根据所述所设置的调制灵敏度用所述所设置的倍频因子改变控制电流的数值。
2．根据权利要求1所述的同步锁相环的方法，其特征在于，所述控制电流按照使得所述锁相环中的开环增益落在预定的范围内的一种方式改变。
3．一种同步锁相环的方法，所述锁相环至少包括相位频率比较器，用于输出具有对应于参考时钟与分频时钟之间的振荡频率差的脉冲宽度或脉冲数的所述升压时钟或降压时钟；电荷泵，用于根据所述升压时钟或所述降压时钟使得控制电流流入或流出；低通滤波器，用于平滑控制电流，并且把其作为控制电压输出；压控振荡器，用于根据所设置的调制灵敏度，振荡输出具有对应于控制电压的在从多个振荡频带中选择的一个振荡频带内的振荡频率的内部时钟；以及分频器，用于根据所设置的倍频因子对内部时钟的频率分频，并把其作为分频时钟输出，所述同步锁相环的方法包括如下步骤根据选择出来的一个所述振荡频带并且用所述所设置的倍频因子改变所述控制电流的数值。
4．根据权利要求3所述的同步锁相环的方法，其特征在于，所述控制电流按照使得所述锁相环中的开环增益落在预定的范围内的一种方式改变。
5．一种锁相环，其中包括相位频率比较器，用于输出具有对应于参考时钟与分频时钟之间的振荡频率差的脉冲宽度或脉冲数的升压时钟或降压时钟；电荷泵，用于根据所述升压时钟或所述降压时钟使得控制电流流入或流出；低通滤波器，用于平滑所述控制电流，并且把其作为控制电压输出；压控振荡器，用于根据所设置的调制灵敏度，振荡输出具有对应于控制电压的振荡频率的内部时钟；分频器，用于根据所设置的倍频因子对所述内部时钟的频率分频，并把其作为所述分频时钟输出，以及控制电流改变装置，用于根据所述所设置的调制灵敏度用所述所设置的倍频因子改变控制电流的数值。
6．根据权利要求5所述的同步锁相环的方法，其特征在于，所述控制电流改变装置按照使得所述锁相环中的开环增益落在预定的范围内的一种方式改变所述控制电流的数值。
7．根据权利要求5所述的锁相环电路，其特征在于，所述电荷泵具有多个恒流源，以提供具有不同电流值的恒定电流，并且使得响应要从所述控制电流改变装置馈送来的信号选择的恒流源的恒定电流作为所述控制电流而流入和流出。
8．根据权利要求7所述的锁相环，其特征在于，在所述电荷泵中，以分离的方式安装一个开关装置和接收/释放装置，所述开关装置用于在根据升压时钟而使得控制电流流出的功能与根据降压时钟使得控制电流流入的功能之间切换，以及所述接收/释放装置，用于接收或释放控制电流。
9．根据权利要求7所述的锁相环，其特征在于，电荷泵还被设计为使得所述多个恒流源被分为多个模块，每个模块具有恒定电流类似的恒流源，并且相互接近，并且每个模块具有用于根据从控制电流改变装置馈送来的信号选择任何一个恒流源的装置，用所述开关装置在控制电流的流入和流出之间切换，并且用所述接收/释放装置来接收或释放控制电流。
10．一种锁相环，其中包括相位频率比较器，用于输出具有对应于参考时钟与分频时钟之间的振荡频率差的脉冲宽度或脉冲数的升压时钟或降压时钟；电荷泵，用于根据所述升压时钟或所述降压时钟使得控制电流流入或流出；低通滤波器，用于平滑所述控制电流，并且把其作为控制电压输出；压控振荡器，用于振荡输出具有对应于所述控制电压的振荡频率的内部时钟，该振荡频率在从多个振荡频带选择出来的一个振荡频带中；分频器，用于根据所设置的倍频因子对内部时钟的频率分频，并把其作为分频时钟输出，以及控制电流改变装置，用于根据所设置的调制灵敏度和所设置的倍频因子改变控制电流的数值。
11．根据权利要求10所述的锁相环，其特征在于，所述控制电流改变装置按照使得所述锁相环中的开环增益落在预定的范围内的一种方式改变所述控制电流的数值。
12．根据权利要求10所述的锁相环电路，其特征在于，所述电荷泵具有多个恒流源，以提供具有不同电流值的恒定电流，并且使得响应要从所述控制电流改变装置馈送来的信号选择的恒流源的恒定电流作为所述控制电流而流入和流出。
13．根据权利要求12所述的锁相环，其特征在于，在所述电荷泵中，以分离的方式安装一个开关装置和接收/释放装置，所述开关装置用于在根据升压时钟而使得控制电流流出的功能与根据降压时钟使得控制电流流入的功能之间切换，以及所述接收/释放装置，用于接收或释放控制电流。
14．根据权利要求12所述的锁相环，其特征在于，电荷泵还被设计为使得所述多个恒流源被分为多个模块，每个模块具有恒定电流类似的恒流源，并且相互接近，并且每个模块具有用于根据从控制电流改变装置馈送来的信号选择任何一个恒流源的装置，用所述开关装置在控制电流的流入和流出之间切换，并且用所述接收/释放装置来接收或释放控制电流。
15．一种具有锁相环的半导体器件，其特征在于，该锁相环包括相位频率比较器，用于输出具有对应于参考时钟与分频时钟之间的振荡频率差的脉冲宽度或脉冲数的升压时钟或降压时钟；电荷泵，用于根据所述升压时钟或所述降压时钟使得控制电流流入或流出；低通滤波器，用于平滑所述控制电流，并且把其作为控制电压输出；压控振荡器，用于根据所设置的调制灵敏度，振荡输出具有对应于所述控制电压的振荡频率的内部时钟；分频器，用于根据所设置的倍频因子对内部时钟的频率分频，并把其作为分频时钟输出，以及控制电流改变装置，用于根据所述所设置的调制灵敏度和所述所设置的倍频因子改变控制电流的数值。
16.一种具有锁相环的半导体器件，其特征在于，该锁相环包括相位频率比较器，用于输出具有对应于参考时钟与分频时钟之间的振荡频率差的脉冲宽度或脉冲数的升压时钟或降压时钟；电荷泵，用于根据所述升压时钟或所述降压时钟使得控制电流流入或流出；低通滤波器，用于平滑所述控制电流，并且把其作为控制电压输出；压控振荡器，用于振荡输出具有对应于所述控制电压的振荡频率的内部时钟，该振荡频率在从多个振荡频带选择出来的一个振荡频带中；以及分频器，用于根据所设置的倍频因子对内部时钟的频率分频，并把其作为分频时钟输出，以及控制电流改变装置，用于根据所述所设置的调制灵敏度和所述所设置的倍频因子改变控制电流的数值。
全文摘要
一种同步锁相环(PLL)的方法,其能够减小锁相环在半导体器件的芯片中所占据的面积,并且即使当振频率的频带较宽以及倍频因子的可变范围较宽时,也能够缩短锁定时间。该方法包括如下步骤:利用低通滤波器平滑控制电流,并且把其作为控制电压输入;利用压控振荡器,根据所设置的调制灵敏度,振荡输出具有对应于控制电压的振荡频率的内部时钟;利用分频器,根据所设置的倍频因子对内部时钟的频率分频,并把其作为分频时钟输出。
文档编号H03L7/089GK1305266SQ00133650
公开日2001年7月25日 申请日期2000年11月30日 优先权日1999年12月1日
发明者原田裕高 申请人:日本电气株式会社