专利名称：双环路锁相环的制作方法
技术领域：
本发明涉及一个双环路锁相环(PLL)，它适用于合成无线频率收发信机的本振信号，例如一个移动电话机。
在一个无线收发信机中，一般使用一个PLL合成来自一个参考信号源(例如一个晶体振荡器)的可变本振信号，该晶体振荡器有一个具有低相位噪声的稳定的输出。该PLL产生一个锁相到参考信号的输出信号。通常，理想的输出无线频率是高于来自一个适当的参考源的参考频率。当用作本机振荡器时，PLL的一个重要的特性是它的通信波道的选择性，也就是在它的输出信道或它的分辨率之间的间隙。
下面这种PLL是公知的。
最早的和最简单的类型是一个整数N PLL单环，其中通过一个有整数分频比N的分频器，输出信号反馈回PLL的相位比较器。一般地，通过一个有整数分频比R的参考分频器，比较信号传递一个参考信号导出。输出通信波道的选择等于比较频率。这种PLL得到了很好的发展，具有适合于电池应用足够低的功率消耗。然而，当分频比R和N设置为提供具有窄的通信波道选择的高输出频率时，这种简单型的PLL遭受相位噪声问题。
另一种非常重要类型的PLL是分数N PLL，除了反馈分频器的分频比是一个整数加上一个有理分数之外，它有和整数N PLL相同的结构。输出信号的通信波道的选择因此也是一个比较频率的有理分数。然而，实现用于低噪声和低功率的分数N PLL是很困难的。一个高性能的分数N PLL要求高复杂性，耗费大面积的硅和不容易与其它的低噪声系统集成在同一块模块上。
第三种PLL是相乘DDS PLL，其中参考频率被一个可变时钟速率ADC使用查找表合成产生一个可变比较频率。反馈分频比通常固定在一些低比率上以减少通过输出频谱来自相位比较器的相位噪声干扰。通信波道的选择依赖时钟速率和ADC的量化和查找表的量化度。典型的输出分辨率是几赫兹，然而，这种PLL有很高的功率消耗使它主要适合于市电供电的应用。
通过采用合并两个锁相环的双环路PLL可以获得单环PLL的改进。
两个双环路PLL的可能的结构示于
图1和2。每一个结构包括两个PLL1a和1b，包含标记以字母a和b区别的完全相同的单元。任一结构，每一个PLL1由下面的单元组成。一个参考分频器2分频来自一个公共参考源3的参考信号，产生提供给相位比较器4用于和反馈信号比较的比较信号。相位比较器4的输出代表比较信号和反馈信号之间的相位差，通过用于低通滤波的环路滤波器5被提供给压控振荡器(VCO)6作为一个控制信号。VCO6产生一个输出信号，该信号的频率是由输入控制信号控制的。反馈环路7连接于VCO6的输出和相位比较器4之间以提供反馈信号。连接在反馈环路中的是由一个预定标器7和有分频比M的分频器11组成的一个分频器电路。预定标器7由一个双模块预定标器9组成，用于计数P或(P+1)循环，它被一个耗尽(swallow)计数器10控制，该计数器用于计算A输出脉冲，以便分频器的整个分频比是一个整数N=M．P+A。给每一个环路一个整数分频比，双环路PLL适合于低功率、高集成应用。
在两个结构中，每一个环路1的输出信号被提供给混频器(在第一个结构中标以号数12，在第二个结构中标以号数12｀)去混频输出信号。在图1所示的第一个双环路PLL结构中，混频器12的输出被作为双环路PLL的总输出。典型地混频器12产生两个PLL11a和1b的输出信号的频率的总和。
在图2所示的第二个双环路PLL结构中，混频器12｀的输出被提供给第二环路1b的反馈环路。在这种情况下，混频器一般产生两个环路1a和1b输出信号的频率差，以便第二个环路1b的VCO6的输出信号与第一个实现的混频器12的输出频率是一样的，和被作为总的输出信号。
示于图1的第一种结构具有较低的功率消耗，但是示于图2的第二种结构具有一个较低的相位噪声。双环路PLL一般不给出如乘积DDS PLL那样高的输出分辨率，但是有一个非常低的功率消耗，因此更适合于电池操作系统，例如移动电话机。
双环路PLL用于便携式应用的主要缺点是高的功率消耗，这是人们一直希望减少的。
按照本发明的第一个方面，提供了一个双环路锁相环路，包括一个第一锁相环路，安排输出锁定在第一比较信号锁相的第一输出信号，和一个第二锁相环路，安排输出一个主输出信号和有用于反馈回输出信号的一个反馈环路。反馈环路包括至少一个初始分频器，其中在初始分频器之后，一个混频器安排在第二锁相环路中的第一输入端接收第一输出信号，以便在第二输入端接收通过初始分频器反馈回的主输出信号和输出一个混频信号进入反馈环路。
本发明提供了许多优点。通过在第二个PLL的反馈环路中安排混频器，减少双环路PLL的功率消耗是可能的。由于主输出信号在提供给混频器之前由初始分频器分频，混频器被以较低的频率驱动，因此消耗较少的电流。进一步，增加来自第二个PLL的主输出信号的功率输出，而不需要在混频器的功率消耗方面付出代价是可能的。因为主输出信号不是直接提供给混频器的，而是通过初始分频器提供的。因此，与图1和2所示的可能的双环路PLL结构相比功率消耗减少了，在图中至少混频器的一个输入以主输出频率工作，因此混频器消耗大量的功率。应该注意到本发明避免了具有示于图1的第一结构的缺点，通过混频器功率输出被限制，使它不适合于一般用于现代移动电话机应用中的一些环路发射结构中。
这些优点使本发明适合于集成在一块单片硅集成电路(MIC)中。
更好地，第一和第二比较信号有相同的频率，希望第一和第二比较信号是同步的。这些措施减少了在双环路PLL的输出信号中的SPURII的产生。
虽然可能直接提供第一反馈环路的输出给混频器，更好地第一输出信号从第一锁相环通过一个中间分频器提供给混频器。
这提供了很多优点。由混频器降低了功率消耗。允许在输入到混频器的信号频率之间有较大的差别。这使得在混频器的输出中很容易分离出频率合和频率差信号。另外，在示于图1和2的双环路PLL结构中这是很困难的。
此外，中间分频器在降低输入到混频器的信号频率方面是有益的。以及减少功率消耗，在一些实施中这允许混频器电路数字地实现，例如一种D型触发器。当在一个芯片上集成双环路PLL时，这样一个数字化的实现是更容易设计的。
更好地，中间分频器的分频比是一个整数乘以第二比较信号的频率与第一比较信号的频率之比。这能够使从混频器的输出信号的分频比中，具有一个整数变化的主输出信号的频率变化是第二个PLL的反馈环路另一个分频器的分频比具有整数变化的主输出信号的频率变化的整数倍。因此，一个整数分频器可用于每一个环路中以便在输出频率中提供变化，该变化在环路之间是稳定的。
据此，在第一PLL的反馈分频比中在有一个整数变化的输出频段内，分辨率保持常数。
希望中间分频器的分频比设置为等于初始分频器的分频比乘以第一比较频率与希望的信道分隔之比。因此中间分频器的分频比控制希望的信道分隔，允许第一个PLL提供比由第二锁相环获得的主输出信号频率更好的控制。
为了更好的理解，参考附图，本发明的实施例将随通过非限定的例子描述，其中图1示出一个第一可能的双重环路PLL结构；图2示出一个第二可能的双重环路PLL结构；图3示出体现本发明的双重环路PLL；和图4举例说明一部采用图3的双重环路PLL的移动电话机。
图3举例说明体现本发明的一个双重环路PLL的结构。双重环路PLL包括两个PLL13a和13b，每一个PLL有一个相似功能的单元，因此将首先共同描述。两个PLL13a和13b的单元的参考数字以字母a和b区别。
每一个PLL13安排如下。提供具有一个来自参考源15的参考信号给一个参考分频器14，该参考源是公用的，既用于第一又用于第二PLL13a和13b。参考分频器14以一个整数R分频参考信号的频率和输出作为一个比较信号的已分频的信号给相位比较器16。
相位比较器16比较该比较信号的相位和反馈信号的相位，输出代表被比较的输入信号之间相位差的控制信号。控制信号通过一个环路滤波器17传递。在等于相位差的一个期间内，相位比较器16的输出由一个正和负电源提供，正和负电流源分别对正或负相位差接通。环路滤波器17包括一个积分电路，例如一个电容器和控制信号并联安排的，用于变换输出控制信号电流为电压电平。环路滤波器17进一步包括用于低通滤波控制信号的一个滤波器。
从滤波器17输出的滤波控制信号提供给压控振荡器VCO18，安排用于产生频率由输入控制信号控制的输出信号。
通过一个反馈环路19，来自VCO18的输出信号反馈给相位比较器16，反馈环路19的输出构成和比较信号在相位比较器16中比较的反馈信号。在反馈环路19中，连接着一个预定标器20，包括由耗尽计数器22控制的双模预定标器21，和一个分频器23。该双模预定标器21以P或者(P+1)的整数比，分频PLL13的输出信号。该耗尽计数器22计数来自双模块预定标器21的输出脉冲，控制双模预定标器21的分频比为在一个给定的计数集中的计数A的P和(P+1)之一；和为在计数集中剩余计数的P和(P+1)的另一个。分频器23以一个整数分频比N分频输入信号。
两个PLL13a和13b的单元如下不同地操作。
在第一个PLL13a中，耗尽计数器22a的复位连接到分频器23a的输出端。结果耗尽计数器22a被安排用于控制双模预定标器21a的分频比，对在M1计数集中双模预定标器21a的输出计数的A1计数为(P1+1)，其中M1是分频器23a的分频比，和对该计数集中剩余计数为P1。因此，在第一个PLL的反馈环路19a中的分频器电路由预定标器20a和分频器23a组成，该分频器23a具有由等式给出的整数分频比N1N1=M1．P1+A1(1)在第二个PLL13b中，耗尽计数器22b使它的复位离开，因此它控制双模预定标器21分频比，双模预定标器21的输出脉冲的A2计数超出一个最大可能的P2集，它对于剩余计数和它为(P2+1)。由此，预定标器20b的平均分频比P′2由等式给出P′2=(P2+1)-(A／P2) (2)一个混频器24被安排在第二PLL13b的反馈环路19b中且在预定标器20b之后，在一个输入端接收预定标器20b的输出，从而预定标器20b在反馈环路19b中构成一个初始分频器。通过频率以整数分频比P3分频第一输出信号的中频预定标器25，第一PLL13a的输出信号被馈给混频器24的另一输入。混频器24混频这两个输入信号，将输出反馈回反馈环路19b，特别是给分频器23b。
双环路锁相环的工作过程如下。
第一和第二PLL13a和13b的比较信号通过从一个公用参考源15得出它们而同步的。第一PLL13a单独是一个有效的标准单环整数N PLL。它产生锁相到从参考分频器14输出的第一比较信号的第一输出信号。第一输出信号有一个频率F1，它与参考源15的参考频率Fref相关，由等式给出F1=Fref．N1／R1(3)从中间分频器25输出的信号的频率F′1由等式给出
F′1=F1／P3(4)第二PLL13b锁相来自混频器24的输出信号到参考分频器14b从参考源15导出的第二比较信号。虽然不是必不可少，通过设置参考分频器14a和14b的分频比为相同的值，理想地使两个PLL13a和13b的比较频率相等。这减少了在主输出信号中spurii的产生。
在第二PLL13b中，VCO18b的控制驱动混频器24的输出频率F′2为由等式给出的值F′2=Fref．M2／R2(5)第二PLL13b的输出频率构成双环路PLL的主输出信号，并且也通过第二PLL13b的反馈环路19b反馈回。输入频率F′0通过在反馈环路19b中的预定标器20b输入给混频器24，该输入频率相关于主输出信号的频率F0，由等式给出F′0=F0／P′2(6)混频器24可以安排用于实现频率的增加或减少，但是减少是优先的，以便主输出频率由从等式(3)到(6)导出的下面的等式给出F0=Fref((N1／R1P3)+(M2／R2))．P′2(7)通常，选择各种预定标器的分频比和分频器以便给出一个主输出频率和通信波道的选择适合于一个给定的实施。然而，从等式(7)将可看到，在第二PLL13b之内的分频器23b的反馈分频比M2中的整数变化在主输出信号的输出频率dF0中产生了一个变化dF0=(Fref／R2)．P′2(8)同样地，在第一PLL13a的反馈环路19a中整个分频器电路的分频比N1中的整数变化在主输出信号的输出频率dF0中产生了一个变化dF0=(Fref／R1)．(P′2／P3) (9)由于分频比R1和R2最好是相等的或至少是相似的，从等式(8)和(9)可以清楚地看出，如果P3是大的时候，在第一PLL13a的反馈环路19a中反馈分频器电路的分频比的整数变化在输出频率中产生较小的变化。因此，第一PLL13a可以用于等式(9)，中间分频器25的分频比P3可以基于理想的信道分隔Fsep按照等式设置P3=(P′2．Fref)／(R1．Fsep)(10)
更好地，在以M2或N1整数变化产生的输出频率的变化之间的比也是整数，以便信道分隔在一个宽的输出频带提供一致性。为了达到这点，从等式(8)和(9)可以清楚看到，中间分频器的分频比是一个整数乘以第二比较信号的频率与第一比较信号的频率的比。
为了将到混频器的输入频率F′0减到最少，设置P′2是希望的，因此P2尽可能的高。然而，为了在第二PLL13b中在一个给定的输出频率上使比较频率最大，这必须与在第二PLL13b的反馈环路19b中整个分频比减至最小的需要进行平衡(在等式(7)中由M2P′2给出)，因为停留时间是反比于比较频率的，并且当比较频率增加时，相位噪声减少。
下面举例说明在PLL中设置多种分频比的典型数字例子 在这个例子中，比较频率是80倍于分辨率。在第一PLL的输出信号的频率中的大的步进预示在第一PLL13a中VCO18a应该是一个至少有1．5倍频的调谐范围的宽带VCO。幸运地，这个振荡器的相位噪声要求是十分宽松的，因此这个VCO18a可以数字地实现，例如作为三个反相器的一个环，这在现代高速BiCMOS处理器是可能的。
由于来自第二PLL13a的主输出信号通过预定标器20b反馈回到混频器24，该混频器比如果它工作在输出频率上消耗更少的功率。一个相关的优点是，第二PLL13b的VCO18b可以产生足够高的功率输出，用于无线电收发信机电路中。这不需要一个单独的功率放大器电路，一般要求另一个硅MIC。
提供用于中间分频器25的高分频比P3允许混频器24数字地实现，例如一种D型触发器，其中时钟输入和D输入组成它的两个输入。这样一种D型触发器实现两个输入信号的频率相减。
如果混频器24有一个模拟实现，它可以安排用于由低或高通滤波它的输出实现频率减或增。提取较低频带可能是接收混频器24的输出的分频器23a的结果。
双环路PLL被安排在一个单硅MIC中，其中的边界由参考数字26表示。在一些实现中，滤波器17a和17b可被安排离开MIC26，在这种情况下边界变成虚线。
实现图3的MIC26的一个移动电话机27在图4中说明。来自实现双环路PLL的MIC26的主输出被反馈到一个混频器31，其中该主输出作为一个本振信号使用，通过一个接收电路29变频从天线28接收的接收信号。已变换的接收信号提供给一个解调电路32，以便产生提供给扬声器34的音频信号。同样地，由一个麦克风35接收的音频信号由调制器33调制，并提供给混频器31，使用MIC26的输出变频。这样产生一个传输信号，该传输信号提供给一个发射机电路，用于由天线28传送。
权利要求
1．一个双环路锁相环，包括第一锁相环，安排输出锁相到第一比较信号的第一输出信号；和第二锁相环，安排输出主输出信号和有用于反馈输出信号的一个反馈环路，该反馈环路包括至少一个初始分频器，其中一个混频器在安排在第二锁相环路的反馈环路中且在初始分频器之后的第一输入端接收第一输出信号，以便在第二输入端接收通过初始分频器反馈的主输出信号和输出一个混频信号给该反馈环路。
2．按照权利要求1的一个双环路锁相环，其中第一输出信号通过一个中间分频器从第一锁相环提供给混频器。
3．按照权利要求2的一个双环路锁相环，其中该中间分频器的分频比是一个整数乘以第二比较信号的频率和第一比较信号的频率的比值。
4．按照权利要求2的一个双环路锁相环，其中该中间分频器的分频比设置为等于初始分频器的分频比乘以第一比较频率和想要的信道间距的比值。
5．按照权利要求2的一个双环路锁相环，其中该混频器是数字地实现的。
6．按照权利要求1的一个双环路锁相环，其中该混频器被安排实现到混频器的两个输入信号的频率相减。
7．按照权利要求6的一个双环路锁相环，其中该混频器电路是具有时钟输入的D型触发器和组成该混频器的两个输入的D输入，据此混频器实现所说的两个输入信号的频率相减。
8．按照权利要求1的一个双环路锁相环，其中初始分频器包括由一个双重标准预定标器构成的分数N分频器，该双重标准预定标器由连接到双模计数器的输出的耗尽计数器控制。
9．按照权利要求1的一个双环路锁相环，其中第二锁相环安排在混频器之后的反馈环路中有另一个分频器。
10．按照权利要求1的一个双环路锁相环，其中第一和第二比较信号具有相同的频率。
11．按照权利要求1的一个双环路锁相环，其中第一锁相环进一步包括用于分频输入振荡信号以便产生第一比较信号的一个输入分频器。
12．按照权利要求1的一个双环路锁相环，其中第二锁相环进一步包括一个用于分频输入振荡信号去产生第二比较信号的输入分频器。
13．按照权利要求1的一个双环路锁相环，其中第一和第二比较信号是同步的。
14．按照权利要求13的一个双环路锁相环，其中第一和第二比较信号两者都从同一参考振荡器输出的振荡信号中导出。
15．按照权利要求1的一个双环路锁相环，其中第一锁相环包括一个相位比较器，用于比较第一比较信号和通过反馈环路反馈的第一输出信号的相位，并且输出代表相位差的控制信号；和一个振荡电路，响应从相位比较器输出的控制信号产生具有频率被控制信号控制的第一输出信号。
16．按照权利要求15的一个双环路锁相环，其中第一锁相环的反馈环路包括用于分频第一输出信号的一个分频器。
17．按照权利要求15的一个双环路锁相环，其中第一锁相环的振荡电路是一个压控振荡器。
18．按照权利要求15的一个双环路锁相环，其中第一锁相环进一步包括用于在提供给振荡电路之前低通滤波控制信号的一个环路滤波器。
19．按照权利要求15的一个双环路锁相环，其中第二锁相环包括一个相位比较器，用于比较该比较信号的相位和通过反馈环路反馈的信号的相位，并且输出一个代表相位差的控制信号；和一个振荡电路，响应从相位比较器输出的控制信号产生具有频率被控制信号控制的主输出信号。
20．按照权利要求19的一个双环路锁相环，其中第二锁相环的振荡电路是一个压控振荡器。
21．按照权利要求19的一个双环路锁相环，其中第二锁相环进一步包括用于在提供给振荡电路之前低通滤波控制信号的一个环路滤波器。
22．按照权利要求19的一个双环路锁相环，其中第二锁相环的振荡电路产生具有足够高功率用于无线频率收发信机电路的主输出信号。
23．按照权利要求1的一个双环路锁相环集成在一个单片集成电路中。
24．一部移动电话机，包括按照权利要求1的一个双环路锁相环，其中双环路锁相环的主输出信号作为一个本振信号提供给移动电话机的混频器电路。
25．按照权利要求1的一个双环路锁相环作为一个本机振荡器使用。
全文摘要
本发明涉及适合于集成在一块硅单片集成电路上的双环路锁相环(PLL)结构。该双环路锁相环包括两个PLL1,3a、13b。来自第一个PLL13a的输出信号供给安排在第二个PLL的反馈环路之中且在初始分频器20b之后的混频器24。这减少了装置的功率消耗,因为由于在初始分频器20b中的分频,混频器24工作在较低频率。第二PLL13b锁相混频器24的输出到一个比较信号。来自第一PLL13a的输出信号通过一个中间分频器24提供给混频器24。这个混频器可以数字地实现,如一种D型触发器。
文档编号H03L7/16GK1291002SQ00132919
公开日2001年4月11日 申请日期2000年9月17日 优先权日1999年9月17日
发明者S·哈法姆 申请人:索尼英国有限公司