专利名称：具有很少系数的音频采样频率变换及时钟再同步装置的制作方法
技术领域：
本发明涉及数字采样频率变换的技术领域，特别是涉及到音频数字信号的非同步采样频率变换和再同步的一种具有很少系数的音频采样频率变换及时钟再同步装置(2)背景技术多媒体技术的数字音频信号处理过程中，输入信号和输出信号通常具有互相独立的不同的时钟，不但时钟频率和相位可能不同，各自的频率和相位还会随时间而变化和漂移。在这种情况下，音频信号处理电路不但需要达到某两个频率之间的转换，而且必须不断地对这两个音频信号进行再同步，以消除非同步引起的间断型噪音。
下面，对本技术的现有技术举两个例子1、美国专利第6,057,789号采样频率变换中，用3个比率之间的动态切换来同步化两个具有互相独立时钟的音频信号(US6,057,789Re-synchronization of independently-clocked audio streams bydynamically switching among 3 ratios for sampling-rate-conversion)此技术使用一个具有三个采样频率变换比率的采样频率变换电路来解决这个问题。根据输入音频信号和输出音频信号之间频率和相位的差别来适当选择三个比率中的一个，从而达到信号的采样频率变换和再同步。在频率提升，即F0＜F1的情形下，此技术的方框图如图1所示，由F1F0先入先出缓冲器11、具有三个比率的采样频率变换电路12、写入计数器13、读出计数器14、比较器15、选项(Q+1)/P或Q/P或(Q-1)/P等部件组成，其中F2是从F1导出的具有与F0基本相同的频率的一个时钟。
此技术的一个特性是对于某些频率，采样频率变换电路中的滤波器需要很多的系数。对于8千赫兹，16千赫兹，32千赫兹，48千赫兹，11.025千赫兹，22.05千赫兹和44.1千赫兹等常见的频率之间的变换和一个单通道64阶的滤波器，所需系数的总数如下表所示Q/P 系数总数变换类型11.025到8千赫兹 441/320 320×64＝20480 降低频率11.025到16千赫兹 441/640 640×64＝40960 提升频率11.025到32千赫兹 441/1280 1280×64＝81920 提升频率11.025到48千赫兹 147/640 640×64＝40960 提升频率22.05到8千赫兹 441/160 160×64＝10240 降低频率22.05到16千赫兹 441/320 320×64＝20480 降低频率22.05到32千赫兹 441/640 640×64＝40960 提升频率22.05到48千赫兹 147/320 320×64＝20480 提升频率44.1到8千赫兹441/80 80×64＝5120降低频率44.1到16千赫兹 441/160 160×64＝10240 降低频率44.1到32千赫兹 441/320 320×64＝20480 降低频率44.1到48千赫兹 147/160 160×64＝10240 提升频率8到11.025千赫兹 320/441 441×64＝28224 提升频率8到22.05千赫兹 160/441 441×64＝28224 提升频率8到44.1千赫兹80/441 441×64＝28224 提升频率16到11.025千赫兹 640/441 441×64＝28224 降低频率16到22.05千赫兹 320/441 441×64＝28224 提升频率16到44.1千赫兹 160/441 441×64＝28224 提升频率32到11.025千赫兹 1280/441 441×64＝28224 降低频率32到22.05千赫兹 640/441 441×64＝28224 降低频率32到44.1千赫兹 320/441 441×64＝28224 提升频率48到11.025千赫兹 640/147 147×64＝9408 降低频率48到22.05千赫兹 320/147 147×64＝9408 降低频率48到44.1千赫兹 160/147 147×64＝9408 降低频率由此表可见，对于某些频率，所需系数的总数可多于8万。如果是多声道音频信号，则系数的总数还要成倍增加。
此技术的另一个特性是通过对时钟频率F2的调整来达到再同步的目标，每次频率调整的相对频率调整量为ΔF2/F1＝-1/P或1/P所以，如果P是一个比较小的数的话，则每次调整所产生的时钟频率变化是比较大的，这种不平稳会引起一些听觉上的负效应。另外，两个互相独立的时钟频率F0和F2之间的相对频率偏差不能超过1/P，即|F0-F2|/F1＜1/P如果频率偏差超过这个范围，则再同步的功能就会失效。
2、美国专利第5,907,295号使用一个线性插值器及一个只需要很少系数的高阶低通滤波器来实现音频信号采样频率变换(US5,907,295Audio sample-rate conversion using a linear-interpolation stage with amulti-tap low-pass filter requiring reduced coefficient storage)此技术只需要一个使用线性插值器的采样频率变换电路Q0/P0 22及一个只需要很少系数的使用L阶滤波器的采样频率变换电路Q1/P1 21来实现音频信号采样频率变换，把所需的系数数目降低到几百，从而大大降低了采样频率变换电路的成本。在频率提升，即F0＜F1的情形下，此技术的方框图如图2所示此技术的局限性是它假定输入信号时钟和输出信号时钟是完全同步的，因而只能应用于同步采样频率变换的场合，而不能应用于具有互相独立的输入信号时钟和输出信号时钟的非同步采样频率变换的场合。
(3)发明内容本发明的目的是提出一种音频采样频率变换及时钟再同步装置。此装置具有滤波器系数很少，时钟再同步过程中频率调整平稳，两个独立时钟之间的可调整偏差范围大等特点。
本发明的目的是这样实现的一种具有很少系数的音频采样频率变换及时钟再同步装置，包括一使用高阶滤波器的实时可调多比率采样频率变换器，使用系数很少的滤波器进行粗略的频率变换并且其变换比率可作调整；一使用线性插值器的实时可调多比率采样频率变换器，完成精细的频率变换，其变换比率几乎为1并可作细致的调整；一非同步偏差检出器，检测出采样频率为F1的输出音频信号和采样频率为F0的输入音频信号这两个信号之间的非同步程度，并控制和调整所述的粗略的频率变换和所述的精细的频率变换这两个变换比率中的一个或两个来达到时钟的再同步。
以从频率为F0＝11025赫兹的音频信号到频率为F1＝48000赫兹的音频信号的变换为例，其变换比率为R＝11025/48000＝147/640＝Q/P。这个比率可以分解为两个比率的乘积R＝R1×R0，其中R1＝Q1/P1＝3/13，R0＝Q0/P0＝637/640。使用高阶滤波器的实时可调多比率采样频率变换器用来进行变换比率为R1＝3/13的频率变换，而使用线性插值器的实时可调多比率采样频率变换器用来进行变换比率几乎为1的R0＝637/640的频率变换。
本发明的功效以上述例子可看出，本发明是采用两个步骤来实现采样频率变换。一个步骤进行粗略的频率变换，另一个步骤则进行精细的频率变换。两个步骤结合起来最终达到所需的精确的频率变换。粗略的频率变换用高阶但系数组合很少的滤波器来完成，大大减少了所需的存储空间。精细的频率变换则用线性插值来完成，亦只需要很少的逻辑电路和存储空间。本发明通过对两个步骤中的任何一个的频率变换比率作微小的调整来达到采样信号的再同步。与传统的方法相比，本发明提出的方法所需的电路大为减少，从而大大降低了成本。
为进一步说明本发明的上述目的、结构特点和效果，以下将结合附图对本发明进行详细的描述。
(4)
图1为现有技术1的原理方框图；图2为现有技术2的原理方框图；图3为本发明在频率提升(F0小于F1)情形下的实施例原理方框图；图4为本发明在频率降低(F0大于F1)情形下的实施例原理方框图；图5为图3中非同步偏差检出器的实施例原理方框图；图6为图3中使用高阶滤波器的实时可调多比率采样频率变换器的实施例原理方框图；图7为图6中频率为F3的导出时钟发生器61中当P1＝7，q1＝3时，每一个F2的时钟周期，累加器的内容和是否产生和输出一个F3的时钟周期的情况图；图8为图6中滤波器系数的存储器63中当P1＝7，q1＝3时，i的数值图；图9为图3中使用线性插值器的实时可调多比率采样频率变换器的实施例原理方框图；图10为图9中频率为F2的中间信号时钟发生器91中当2P0＝10，q0＝9时，每一个F1的时钟周期，累加器的内容和是否产生和输出一个F2的时钟周期的情况图；图11为图9中音频信号延迟寄存器92中在F2的最初12个时钟周期，音频信号延迟寄存器的内容图；图12为图9中系数累加器93中当2P0＝10，q0＝9时，q0/(2P0)＝0.9，每一个F1的时钟周期，系数累加器的系数以2P0为周期循环出现的内容图；图13为图9中线性插值器94中当2P0＝10，q0＝9时，在F1的最初14个时钟周期，Z[k]的数值图及系数累加器的内容、音频信号延迟寄存器的内容和时钟F2的周期图；图14为图4中非同步偏差检出器的实施例原理方框图；图15为图4中使用高阶滤波器的实时可调多比率采样频率变换器的实施例原理方框图；图16为图15中频率为F3的导出时钟发生器中当q1＝7，P1＝5时，每一个F2的时钟周期，累加器的内容和是否产生和输出一个F3的时钟周期的情况图；图17为图15中滤波器系数的存储器中当P1＝5，q1＝7时，i的数值图；图18为图4中使用线性插值器的实时可调多比率采样频率变换器的实施例原理方框图；图19为图18中频率为F2的中间信号时钟发生器中当2Q0＝10，p0＝9时，每一个F0的时钟周期，累加器的内容和是否产生和输出一个F2的时钟周期的情况图；图20为图18中音频信号延迟寄存器182中在F0的最初14个时钟周期，音频信号延迟寄存器的内容图；图21为图18中系数累加器中当2Q0＝10，p0＝9时，2Q0/p0-1＝1/9，每一个F2的时钟周期，系数累加器的系数以p0为周期循环出现的内容图22为图18中线性插值器中当2Q0＝10，p0＝9时，在F2的最初12个时钟周期，Y[m]的数值图及时钟F0的周期、音频信号延迟寄存器的内容和来自系数累加器的系数图。
(5)具体实施方式
常见的频率变换比率的分解的实施例。
对于8千赫兹，16千赫兹，32千赫兹，48千赫兹，11.025千赫兹，22.05千赫兹和44.1千赫兹等常见的频率之间的变换比率，把其分解成两个恰当的变换比率之乘积的实施例如下表所示。下表同时也列出了分解后高阶滤波器(一个单通道64阶的滤波器)所需系数的总数以及与分解前原来的滤波器所需系数的总数相比的系数减少率。
减少后的 原来 系数Q/P Q0/P0 Q1/P1系数总数 系数 减少率变换类型11.025到8千赫兹 441/320 441/44011/8 8×64＝512 2048097.5％降低频率11.025到16千赫兹441/640 637/6409/13 13×64＝8324096098.0％提升频率11.025到32千赫兹441/1280 637/6409/26 26×64＝1664 8192098.0％提升频率11.025到48千赫兹147/640 637/6403/13 13×64＝8324096098.0％提升频率22.05到8千赫兹 441/160 441/44011/4 4×64＝256 1024097.5％降低频率22.05到16千赫兹 441/320 441/44011/8 8×64＝512 2048097.5％降低频率22.05到32千赫兹 441/640 637/6409/13 13×64＝8324096098.0％提升频率22.05到48千赫兹 147/320 637/6406/13 13×64＝8322048095.9％提升频率44.1到8千赫兹 441/80441/44011/2 2×64＝128 5120 97.5％降低频率44.1到16千赫兹 441/160 441/44011/4 4×64＝256 1024097.5％降低频率44.1到32千赫兹 441/320 441/44011/8 8×64＝512 2048097.5％降低频率44.1到48千赫兹 147/160 637/64012/133×64＝832 1024091.9％提升频率8到11.025千赫兹 320/441 440/4418/11 11×64＝7042822497.5％提升频率8到22.05千赫兹 160/441 440/4414/11 11×64＝7042822497.5％提升频率8到44.1千赫兹 80/441440/4412/11 11×64＝7042822497.5％提升频率16到11.025千赫兹640/441 640/63713/9 9×64＝576 2822498.0％降低频率16到22.05千赫兹 320/441 440/4418/11 11×64＝7042822497.5％提升频率16到44.1千赫兹 160/441 440/4414/11 11×64＝7042822497.5％提升频率32到11.025千赫兹 1280/441 640/63726/99×64＝5762822498.0％降低频率32到22.05千赫兹640/441 640/63713/99×64＝5762822498.0％降低频率32到44.1千赫兹 320/441 440/4418/1111×64＝704 2822497.5％提升频率48到11.025千赫兹 640/147 640/63713/33×64＝1929408 98.0％降低频率48到22.05千赫兹320/147 640/63713/66×64＝3849408 95.9％降低频率48到44.1千赫兹 160/147 640/63713/12 12×64＝768 9408 91.8％降低频率由此表可见，系数减少率至少为91.8％，在某些情形下可达98.0％，也就是说所需的系数只是原来的2％。
参见图3，为本发明在频率提升(F0小于F1)情形下的实施例原理方框图，一使用高阶滤波器的实时可调多比率采样频率变换器32，使用系数很少的滤波器进行粗略的频率变换并且其变换比率可作调整；一使用线性插值器的实时可调多比率采样频率变换器33，完成精细的频率变换，其变换比率几乎为1并可作细致的调整；一非同步偏差检出器31，检测出采样频率为F1的输出音频信号和采样频率为F0的输入音频信号两个信号之间的非同步程度并控制和调整上述的粗略的频率变换和精细的频率变换这两个变换比率中的一个或两个来达到时钟的再同步。
同时参见图5、图3，图5为图3中F0小于F1情形下非同步偏差检出器的实施例原理方框图，非同步偏差检出器31由下列部分组成1.FIFO先入先出缓冲器512.写入计数器523.读出计数器534.比较器545.选择高阶采样频率变换器的变换比率的控制电路556.选择线性采样频率变换器的变换比率的控制电路56非同步偏差检出器31的工作流程为采样频率为F0的输入音频信号在输入信号时钟F0的控制下，每个F0时钟周期一个音频信号采样数据被写入FIFO(First In First Out即先入先出)缓冲器51；时钟F0同时触发写入计数器52，使写入计数器52进1，因此写入计数器52记录了被写入先入先出缓冲器的采样数据的数目；
先入先出缓冲器51内的音频信号采样数据在导出时钟F3的控制下，每个F3时钟周期一个音频信号采样数据被读出来送往使用高阶滤波器的实时可调多比率采样频率变换器32，时钟F3是以完全精确和同步的电路，根据一定的变换比率从输出信号时钟F1导出的，因此，如果F0和F3能够达到同步，那么F0和F1也就达到同步了；时钟F3同时触发读出计数器53，使读出计数器53进1，因此读出计数器53记录了从先入先出缓冲器51读出的采样数据的数目；比较器54计算写入计数器52的内容Cw和读出计数器53的内容Cr之间的差值D＝Cw-Cr。如果输入信号和输出信号处于同步状态，那么这个差值是一个常数Dc(比如Dc＝5，表示一个写入到先入先出缓冲器51的采样数据在5个时钟周期后从先入先出缓冲器中读出)；如果输入信号和输出信号之间出现非同步状态，那么这个差值D就会偏离常数Dc，D＞Dc表示时钟F0快于时钟F3，也就是频率F0高于频率F3；D＜Dc表示时钟F0慢于时钟F3，也就是频率F0低于频率F3，所以D的数值反映了输入信号和输出信号之间同步或非同步的状态。
选择高阶采样频率变换器的变换比率的控制电路55根据D的数值来选择一个适当的q1和相应的变换比率(其分子由q1来决定)Q1/P1或(Q1-1)/P1或(Q1+1)/P1，在绝大多数实际应用中，F0和F3之间的偏差很小，只需要改变线性采样频率变换器的变换比率就可以有效地达到再同步，并不需要改变高阶采样频率变换器的变换比率，因此，在本实施例中，高阶采样频率变换器的变换比率总是选择为Q1/P1，也就是q1总是等于Q1，q1送往使用高阶滤波器的实时可调多比率采样频率变换器32。
选择线性采样频率变换器的变换比率的控制电路56根据D的数值来选择一个适当的q0和相应的变换比率(其分子由q0来决定)，并把所选择的q0送往使用线性插值器的实时可调多比率采样频率变换器33来控制其变换比率如果D＝Dc选择变换比率＝Q0/P0即F2＝(q0/(2*P0))*F1，q0＝2*Q0如果D＝Dc+1 选择变换比率＝(2*Q0+1)/(2*P0)即F2＝(q0/(2*P0))*F1，q0＝2*Q0+1如果D＝Dc+2 选择变换比率＝(Q0+1)/P0即F2＝(q0/(2*P0))*F1，q0＝2*Q0+2
如果D＝Dc-1 选择变换比率＝(2*Q0-1)/(2*P0) 即F2＝(q0/(2*P0))*F1，q0＝2*Q0-1如果D＝Dc-2 选择变换比率＝(Q0-1)/P0即F2＝(q0/(2*P0))*F1，q0＝2*Q0-2也就是说，如果输入信号和输出信号处于同步状态，那么F3＝(Q1/P1)*F2＝(Q1/P1)*(Q0/P0)*F1＝(Q/P)*F1这时的频率变换比率就是理想的变换比率Q/P。
如果输入信号比输出信号稍微快了一些，出现了D＝Dc+1的情况，那么F3＝(Q1/P1)*F2＝(Q1/P1)*((2*Q0+1)/(2*P0))*F1这时的频率变换比率大于Q/P，提高了时钟F3的频率，使它跟上输入信号时钟F0的频率，加快从先入先出缓冲器51中读出采样数据的速度。这样经过了一段时间后，D的数值可能就会回到Dc，重新达到同步状态。反之，如果D的数值继续增大，变成D＝Dc+2的情况，那么就需要进一步提高时钟F3的频率，也就是F3＝(Q1/P1)*F2＝(Q1/P1)*((Q0+1)/P0)*F1这样，来进一步加快从先入先出缓冲器51中读出采样数据的速度，促使输入信号和输出信号重新回到同步状态。
在绝大多数实际应用中，F0和F3之间的偏差很小，D＝Dc+2是最极端的情况，而不会出现D＝Dc+3的情况。如果在某些特殊的应用场合，确实会出现D＝Dc+3甚至更大的偏差，那么可以根据同样的原理，通过选择更大的线性采样频率变换器的变换比率甚至高阶采样频率变换器的变换比率来更进一步提高时钟F3的频率，最终促使输入信号和输出信号回到同步状态。在相反的情况下，如果输入信号比输出信号稍微慢了一些，出现了D＝Dc-1的情况，那么F3＝(Q1/P1)*F2＝(Q1/P1)*((2*Q0-1)/(2*P0))*F1这时的频率变换比率小于Q/P，降低了时钟F3的频率，使它跟随输入信号时钟F0的频率，减慢从先入先出缓冲器51中读出采样数据的速度。这样经过了一段时间后，D的数值可能就会回到Dc，重新达到同步状态。反之，如果D的数值继续减小，变成D＝Dc-2的情况，那么就需要进一步降低时钟F3的频率，也就是
F3＝(Q1/P1)*F2＝(Q1/P1)*((Q0-1)/P0)*F1这样，来进一步减慢从先入先出缓冲器中读出采样数据的速度，促使输入信号和输出信号重新回到同步状态。
在绝大多数实际应用中，F0和F3之间的偏差很小，D＝Dc-2是最极端的情况而不会出现D＝Dc-3的情况。如果在某些特殊的应用场合，确实会出现D＝Dc-3甚至更大的偏差，那么可以根据同样的原理，通过选择更小的线性采样频率变换器的变换比率甚至高阶采样频率变换器的变换比率来更进一步降低时钟F3的频率，最终促使输入信号和输出信号回到同步状态。
同时参见图6、图3，图6为图3中F0小于F1情形下使用高阶滤波器的实时可调多比率采样频率变换器32的实施例原理方框图。
使用高阶滤波器的实时可调多比率采样频率变换器32由下列部分组成1.频率为F3的导出时钟发生器612.音频信号延迟寄存器623.滤波器系数的存储器634.乘数累加器64使用高阶滤波器的实时可调多比率采样频率变换器32的工作流程为频率为F3的导出时钟发生器61，每P1个F2的时钟周期，产生出q1个F3的时钟周期。此时钟发生器含有一个初始值为零的累加器，每一个F2的时钟周期，此累加器加上来自非同步偏差检出器31的数值q1，如果这时累加器的内容大于或等于P1，那么就产生和输出一个F3的时钟周期并从累加器中减去数值P1，反之，就不输出F3的时钟周期。例如，当P1＝7，q1＝3时，每一个F2的时钟周期，累加器的内容和是否产生和输出一个F3的时钟周期的情况如图7所示。
由此可见，每7个F2的时钟周期，此时钟发生器准确地产生出3个F3的时钟周期。
音频信号延迟寄存器62内存有32个过去的音频信号数据。每一个F3的时钟周期，一个新的音频信号数据进入这个音频信号延迟寄存器62，而一个最旧的音频信号数据退出这个音频信号延迟寄存器62。例如，如果在当时的F3的时钟周期，音频信号延迟寄存器的内容是X[99]，X[98]，.......X[80]，......X[68]
那么，在下一个F3的时钟周期，音频信号延迟寄存器的内容就是X[100]，X[99]，.......X[81]，......X[69]滤波器系数的存储器63内共有P1组系数，每组有32个系数。每一个F2的时钟周期，一组32个系数C[i]被送往乘数累加器64，然后i被更新为(i+q1)％P1，其中％P1表示以P1为模。例如，当P1＝7，q1＝3时，i的数值为图8所示乘数累加器64把来自音频信号延迟寄存器62的32个音频信号数据和来自滤波器系数存储器63的一组32个系数分别相乘后再累加起来计算出Y[m]。每一个F2的时钟周期，计算出一个新的Y[m]送往线性采样频率变换器。
同时参见图9、图3，图9为图3中使用线性插值器的实时可调多比率采样频率变换器的实施例原理方框图；使用线性插值器的实时可调多比率采样频率变换器33由下列部分组成1.频率为F2的中间信号时钟发生器912.音频信号延迟寄存器923.系数累加器934.线性插值器94使用线性插值器的实时可调多比率采样频率变换器33工作流程为频率为F2的中间信号时钟发生器91，每2P0个F1的时钟周期，产生出q0个F2的时钟周期。此时钟发生器含有一个初始值为零的累加器，每一个F1的时钟周期，此累加器加上数值q0，如果这时累加器的内容大于或等于2P0，那么就产生和输出一个F2的时钟周期并从累加器中减去数值2P0，反之，就不输出F2的时钟周期。例如，当2P0＝10，q0＝9时，每一个F1的时钟周期，累加器的内容和是否产生和输出一个F2的时钟周期的情况如图10所示。
由此可见，每10个F1的时钟周期，此时钟发生器准确地产生出9个F2的时钟周期。
音频信号延迟寄存器92内存有2个过去的音频信号数据Y[m-1]和Y[m-2]。每一个F2的时钟周期，一个新的音频信号数据进入这个音频信号延迟寄存器而一个最旧的音频信号数据退出这个音频信号延迟寄存器。例如，在F2的最初12个时钟周期，音频信号延迟寄存器的内容如图11所示。
系数累加器93中每一个F1的时钟周期，产生出一个新的系数C，并把它送往线性插值器94。系数累加器93的初始值为零，每一个F1的时钟周期，此系数累加器加上数值q0/(2P0)，并只保留分数部分。显而易见，系数累加器的系数以2P0为周期循环出现。例如，当2P0＝10，q0＝9时，q0/(2P0)＝0.9，每一个F1的时钟周期，系数累加器的内容如图12所示循环。
线性插值器94对来自音频信号延迟寄存器92的2个音频信号数据Y[m-1]和Y[m-2]用来自系数累加器的系数C进行线性插值来计算出Z[k]。每一个F1的时钟周期，计算出一个新的输出音频信号数据Z[k]。例如，当2P0＝10，q0＝9时，在F1的最初14个时钟周期，Z[k]的数值如图13所示。图13同时也列出了系数累加器的内容、音频信号延迟寄存器的内容和时钟F2的周期以便对照。
参见图4，为本发明在频率提升(F0大于F1)情形下的实施例原理方框图，一非同步偏差检出器41，检测出采样频率为F1的输出音频信号和采样频率为F0的输入音频信号这两个信号之间的非同步程度并控制和调整这两个变换比率中的一个或两个来达到时钟的再同步；一使用高阶滤波器的实时可调多比率采样频率变换器42，使用系数很少的滤波器进行粗略的频率变换并且其变换比率可作调整，一使用线性插值器的实时可调多比率采样频率变换器43，完成精细的频率变换，其变换比率几乎为1并可作细致的调整。
参见图14，图14为图4中非同步偏差检出器41的实施例原理方框图。
非同步偏差检出器41由下列部分组成1.FIFO先入先出缓冲器1412.写入计数器1423.读出计数器1434.比较器1445.选择高阶采样频率变换器的变换比率的控制电路1456.选择线性采样频率变换器的变换比率的控制电路146同步偏差检出器41的工作流程为来自采样频率变换器的音频信号在导出时钟F3的控制下，每个F3时钟周期一个音频信号采样数据被写入FIFO(First In First Out)先入先出缓冲器141；时钟F3同时触发写入计数器142，使写入计数器142进1，因此写入计数器142记录了被写入先入先出缓冲器141的采样数据的数目先入先出缓冲器141内的音频信号采样数据在输出信号时钟F1的控制下，每个F1时钟周期一个音频信号采样数据被读出来，产生一个输出音频信号。时钟F3是以完全精确和同步的电路，根据一定的变换比率从输入信号时钟F0导出的，因此，如果F3和F1能够达到同步，那么F0和F1也就达到同步了；时钟F1同时触发读出计数器143，使读出计数器143进1，因此读出计数器记录了从先入先出缓冲器141读出的采样数据的数目；比较器144计算写入计数器的内容Cw和读出计数器的内容Cr之间的差值D＝Cw-Cr。如果输入信号和输出信号处于同步状态，那么这个差值是一个常数Dc(比如Dc＝5，表示一个写入到先入先出缓冲器141的采样数据在5个时钟周期后从先入先出缓冲器141中读出)。如果输入信号和输出信号之间出现非同步状态，那么这个差值D就会偏离常数Dc。D＞Dc表示时钟F3快于时钟F1，也就是频率F3高于频率F1；D＜Dc表示时钟F3慢于时钟F1，也就是频率F3低于频率F1。所以D的数值反映了输入信号和输出信号之间同步或非同步的状态。
选择高阶采样频率变换器的变换比率的控制电路145根据D的数值来选择一个适当的q1和相应的变换比率(其分子由q1来决定)Q1/P1或(Q1-1)/P1或(Q1+1)/P1。在绝大多数实际应用中，F3和F1之间的偏差很小，只需要改变线性采样频率变换器的变换比率就可以有效地达到再同步，并不需要改变高阶采样频率变换器的变换比率。因此，在本实施例中，高阶采样频率变换器的变换比率总是选择为Q1/P1，也就是q1总是等于Q1，q1送往使用高阶滤波器的实时可调多比率采样频率变换器42。
选择线性采样频率变换器的变换比率的控制电路146根据D的数值来选择一个适当的p0和相应的变换比率(其分子由p0来决定)，并把所选择的p0送往使用线性插值器的实时可调多比率采样频率变换器43来控制其变换比率如果D＝Dc 选择变换比率＝Q0/P0 即F2＝(p0/(2*Q0))*F0，p0＝2*P0如果D＝Dc+1选择变换比率＝(2*Q0)/(2*P0-1) 即F2＝(p0/(2*Q0))*F0，p0＝2*P0-1如果D＝Dc+2选择变换比率＝Q0/(P0-1) 即F2＝(p0/(2*Q0))*F0，p0＝2*P0-2如果D＝Dc-1选择变换比率＝(2*Q0)/(2*P0+1) 即F2＝(p0/(2*Q0))*F0，p0＝2*P0+1如果D＝Dc-2选择变换比率＝Q0/(P0+1) 即F2＝(p0/(2*Q0))*F0，p0＝2*P0+2也就是说，如果输入信号和输出信号处于同步状态，那么F0＝(Q0/P0)*F2＝(Q0/P0)*(Q1/P1)*F3＝(Q/P)*F3这时的频率变换比率就是理想的变换比率Q/P。
如果输入信号比输出信号稍微快了一些，出现了D＝Dc+1的情况，那么F0＝((2*Q0)/(2*P0-1))*F2＝((2*Q0)/(2*P0-1))*(Q1/P1)*F3这时的频率变换比率大于Q/P，降低了时钟F3的频率，使它跟随输出信号时钟F1的频率，减慢把采样数据写进先入先出缓冲器141的速度。这样经过了一段时间后，D的数值可能就会回到Dc，重新达到同步状态。反之，如果D的数值继续增大，变成D＝Dc+2的情况，那么就需要进一步降低时钟F3的频率，也就是F0＝(Q0/(P0-1))*F2＝(Q0/(P0-1))*(Q1/P1)*F3这样，来进一步减慢把采样数据写进先入先出缓冲器141的速度，促使输入信号和输出信号重新回到同步状态。在绝大多数实际应用中，F1和F3之间的偏差很小，D＝Dc+2是最极端的情况而不会出现D＝Dc+3的情况。如果在某些特殊的应用场合，确实会出现D＝Dc+3甚至更大的偏差，那么可以根据同样的原理，通过选择更大的线性采样频率变换器的变换比率甚至高阶采样频率变换器的变换比率来更进一步减慢时钟F3的频率，最终促使输入信号和输出信号回到同步状态。在相反的情况下，如果输入信号比输出信号稍微慢了一些，出现了D＝Dc-1的情况，那么F0＝((2*Q0)/(2*P0+1))*F2＝((2*Q0)/(2*P0+1))*(Q1/P1)*F3这时的频率变换比率小于Q/P，提高了时钟F3的频率，使它跟上输出信号时钟F1的频率，加快把采样数据写进先入先出缓冲器141的速度。这样经过了一段时间后，D的数值可能就会回到Dc，重新达到同步状态。反之，如果D的数值继续减小，变成D＝Dc-2的情况，那么就需要进一步提高时钟F3的频率，也就是F0＝(Q0/(P0+1))*F2＝(Q0/(P0+1))*(Q1/P1)*F3这样，来进一步加快把采样数据写进先入先出缓冲器141的速度，促使输入信号和输出信号重新回到同步状态。在绝大多数实际应用中，F1和F3之间的偏差很小，D＝Dc-2是最极端的情况而不会出现D＝Dc-3的情况。如果在某些特殊的应用场合，确实会出现D＝Dc-3甚至更大的偏差，那么可以根据同样的原理，通过选择更小的线性采样频率变换器的变换比率甚至高阶采样频率变换器的变换比率来更进一步提高时钟F3的频率，最终促使输入信号和输出信号回到同步状态。
参见图15，图15为图4中使用高阶滤波器的实时可调多比率采样频率变换器42的实施例原理方框图；使用高阶滤波器的实时可调多比率采样频率变换器42由下列部分组成1.频率为F3的导出时钟发生器1512.音频信号延迟寄存器1523.滤波器系数的存储器1534.乘数累加器154使用高阶滤波器的实时可调多比率采样频率变换器42的工作流程为频率为F3的导出时钟发生器151，每q1个F2的时钟周期，产生出P1个F3的时钟周期。此时钟发生器含有一个初始值为零的累加器，每一个F2的时钟周期，此累加器加上数值P1，如果这时累加器的内容大于或等于q1，那么就产生和输出一个F3的时钟周期并从累加器中减去数值q1，反之，就不输出F3的时钟周期。例如，当q1＝7，P1＝5时，每一个F2的时钟周期，累加器的内容和是否产生和输出一个F3的时钟周期的情况如图16所示由此可见，每7个F2的时钟周期，此时钟发生器准确地产生出5个F3的时钟周期。
音频信号延迟寄存器152内存有32个过去的音频信号数据。每一个F2的时钟周期，一个新的音频信号数据进入这个音频信号延迟寄存器而一个最旧的音频信号数据退出这个音频信号延迟寄存器。例如，如果在当时的F2的时钟周期，音频信号延迟寄存器的内容是Y[99]，Y[98]，.......Y[80]，......Y[68]那么，在下一个F2的时钟周期，音频信号延迟寄存器的内容就是Y[100]，Y[99]，.......Y[81]，......Y[69]，滤波器系数的存储器153内共有P1组系数，每组有32个系数。每一个F3的时钟周期，一组32个系数C[i]被送往乘数累加器，然后i被更新为(i+q1)％P1，其中％P1表示以P1为模。例如，当P1＝5，q1＝7时，i的数值为图17所示乘数累加器154把来自音频信号延迟寄存器的32个音频信号数据和来自滤波器系数存储器的一组32个系数分别相乘后再累加起来计算出Z[k]。每一个F3的时钟周期，计算出一个新的输出音频信号数据Z[k]送往非同步偏差检出器内41中的先入先出缓冲器141。
参见图18，图18为图4中使用线性插值器的实时可调多比率采样频率变换器43的实施例原理方框图；使用线性插值器的实时可调多比率采样频率变换器43由下列部分组成1.频率为F2的中间信号时钟发生器1812.音频信号延迟寄存器1823.系数累加器1834.线性插值器184使用线性插值器的实时可调多比率采样频率变换器43的工作流程为频率为F2的中间信号时钟发生器181，每2Q0个F0的时钟周期，产生出p0个F2的时钟周期。此时钟发生器含有一个初始值为零的累加器，每一个F0的时钟周期，此累加器加上数值p0，如果这时累加器的内容大于或等于2Q0，那么就产生和输出一个F2的时钟周期并从累加器中减去数值2Q0，反之，就不输出F2的时钟周期。例如，当2Q0＝10，p0＝9时，每一个F0的时钟周期，累加器的内容和是否产生和输出一个F2的时钟周期的情况如图19所示。
由此可见，每10个F0的时钟周期，此时钟发生器准确地产生出9个F2的时钟周期。
音频信号延迟寄存器182内存有2个过去的输入音频信号数据X[n-1]和X[n-2]。每一个F0的时钟周期，一个新的音频信号数据进入这个音频信号延迟寄存器而一个最旧的音频信号数据退出这个音频信号延迟寄存器。例如，在F0的最初14个时钟周期，音频信号延迟寄存器的内容如图20所示系数累加器183的每一个F2的时钟周期，产生出一个新的系数C并把它送往线性插值器。系数累加器183的初始值为零，每一个F2的时钟周期，此系数累加器183加上数值2Q0/p0-1并只保留分数部分。显而易见，系数累加器183的系数以p0为周期循环出现。例如，当2Q0＝10，p0＝9时，2Q0/p0-1＝1/9，每一个F2的时钟周期，系数累加器的内容如图21所示循环。
线性插值器184对来自音频信号延迟寄存器的2个音频信号数据X[n-1]和X[n-2]用来自系数累加器的系数C进行线性插值来计算出Y[m]。每一个F2的时钟周期，计算出一个新的音频信号数据Y[m]。例如，当2Q0＝10，p0＝9时，在F2的最初12个时钟周期，Y[m]的数值如下图所示。图22同时也列出了时钟F0的周期、音频信号延迟寄存器182的内容和来自系数累加器183的系数以便对照。
当然，本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，而并非用作为对本发明的限定，只要在本发明的实质精神范围内，对以上所述实施例的变化、变型都将落在本发明权利要求书的范围内。
权利要求
1.一种具有很少系数的音频采样频率变换及时钟再同步装置，其特征在于所述的装置包括一使用高阶滤波器的实时可调多比率采样频率变换器，使用系数很少的滤波器进行粗略的频率变换并且其变换比率可作调整；一使用线性插值器的实时可调多比率采样频率变换器，完成精细的频率变换，其变换比率几乎为1并可作细致的调整；一非同步偏差检出器，检测出采样频率为F1的输出音频信号和采样频率为F0的输入音频信号这两个信号之间的非同步程度，并控制和调整所述的粗略的频率变换和所述的精细的频率变换这两个变换比率中的一个或两个来达到时钟的再同步。
2.如权利要求1所述的具有很少系数的音频采样频率变换及时钟再同步装置，其特征在于所述的频率F0小于所述的频率F1时，所述的非同步偏差检出器由下列部分组成一FIFO先入先出缓冲器，采样频率为F0的输入音频信号在输入信号时钟F0的控制下，每个F0时钟周期一个音频信号采样数据被写入该FIFO先入先出缓冲器，该FIFO先入先出缓冲器内的音频信号采样数据在导出时钟F3的控制下，每个F3时钟周期一个音频信号采样数据被读出来送往所述的使用高阶滤波器的实时可调多比率采样频率变换器，时钟F3是以完全精确和同步的电路，根据一定的变换比率从输出信号时钟F1导出的；一写入计数器，时钟F0同时触发写入计数器，使写入计数器进1，该写入计数器记录了被写入所述的FIFO先入先出缓冲器的采样数据的数目；一读出计数器，时钟F3同时触发该读出计数器，使读出计数器进1，该读出计数器记录了从所述的FIFO先入先出缓冲器读出的采样数据的数目；一比较器，计算写入计数器的内容Cw和读出计数器的内容Cr之间的差值D＝Cw-Cr，D的数值反映了输入信号和输出信号之间同步或非同步的状态；一选择高阶采样频率变换器的变换比率的控制电路，根据D的数值来选择一个适当的q1和相应的变换比率(其分子由q1来决定)，q1送往使用高阶滤波器的实时可调多比率采样频率变换器；一选择线性采样频率变换器的变换比率的控制电路，根据D的数值来选择一个适当的q0和相应的变换比率(其分子由q0来决定)，并把所选择的q0送往所述的使用线性插值器的实时可调多比率采样频率变换器来控制其变换比率。
3.如权利要求1所述的具有很少系数的音频采样频率变换及时钟再同步装置，其特征在于所述的频率F0小于所述的频率F1时，所述的使用高阶滤波器的实时可调多比率采样频率变换器由下列部分组成一频率为F3的导出时钟发生器，每P1个F2的时钟周期，产生出q1个F3的时钟周期；一音频信号延迟寄存器，该音频信号延迟寄存器内存有数个过去的音频信号数据，每一个F3的时钟周期，一个新的音频信号数据进入这个音频信号延迟寄存器，而一个最旧的音频信号数据退出这个音频信号延迟寄存器；一滤波器系数的存储器，滤波器系数的存储器内共有P1组系数，每组有数个个系数，每一个F2的时钟周期，一组数个系数被送往乘数累加器；一乘数累加器，该乘数累加器把来自所述的音频信号延迟寄存器的数个音频信号数据和来自滤波器系数存储器的一组系数分别相乘后再累加起来计算出Y[m]，每一个F2的时钟周期，计算出一个新的Y[m]送往所述的使用线性插值器的实时可调多比率采样频率变换器。
4.如权利要求1所述的具有很少系数的音频采样频率变换及时钟再同步装置，其特征在于所述的频率F0小于所述的频率F1时，所述的使用线性插值器的实时可调多比率采样频率变换器由下列部分组成一频率为F2的中间信号时钟发生器，每2P0个F1的时钟周期，产生出q0个F2的时钟周期；一音频信号延迟寄存器，该音频信号延迟寄存器内存有2个过去的音频信号数据Y[m-1]和Y[m-2]。每一个F2的时钟周期，一个新的音频信号数据进入这个音频信号延迟寄存器而一个最旧的音频信号数据退出这个音频信号延迟寄存器；一系数累加器，系数累加器中每一个F1的时钟周期，产生出一个新的系数C，并把它送往线性插值器；一线性插值器，该线性插值器对来自音频信号延迟寄存器的2个音频信号数据Y[m-1]和Y[m-2]用来自系数累加器的系数C进行线性插值来计算出Z[k]。
5.如权利要求1所述的具有很少系数的音频采样频率变换及时钟再同步装置，其特征在于所述的频率F0大于所述的频率F1时，所述的非同步偏差检出器由下列部分组成一FIFO先入先出缓冲器，来自采样频率变换器的音频信号在导出时钟F3的控制下，每个F3时钟周期一个音频信号采样数据被写入FIFO先入先出缓冲器，该FIFO先入先出缓冲器内的音频信号采样数据在输出信号时钟F1的控制下，每个F1时钟周期一个音频信号采样数据被读出来，产生一个输出音频信号；时钟F3是以完全精确和同步的电路，根据一定的变换比率从输入信号时钟F0导出的；一写入计数器，时钟F3同时触发写入计数器，使写入计数器进1，该写入计数器记录了被写入所述的FIFO先入先出缓冲器的采样数据的数目；一读出计数器，时钟F1同时触发读出计数器，使读出计数器进1，该读出计数器记录了从所述的FIFO先入先出缓冲器读出的采样数据的数目；一比较器，计算写入计数器的内容Cw和读出计数器的内容Cr之间的差值D＝Cw-Cr，D的数值反映了输入信号和输出信号之间同步或非同步的状态；一选择高阶采样频率变换器的变换比率的控制电路，根据D的数值来选择一个适当的q1和相应的变换比率(其分子由q1来决定)，q1送往使用高阶滤波器的实时可调多比率采样频率变换器；一选择线性采样频率变换器的变换比率的控制电路，根据D的数值来选择一个适当的p0和相应的变换比率(其分子由p0来决定)，并把所选择的p0送往使用线性插值器的实时可调多比率采样频率变换器来控制其变换比率。
6.如权利要求1所述的具有很少系数的音频采样频率变换及时钟再同步装置，其特征在于所述的频率F0大于所述的频率F1时，所述的使用高阶滤波器的实时可调多比率采样频率变换器由下列部分组成一频率为F3的导出时钟发生器，每q1个F2的时钟周期，产生出P1个F3的时钟周期；一音频信号延迟寄存器，该音频信号延迟寄存器内存有数个过去的音频信号数据，每一个F2的时钟周期，一个新的音频信号数据进入这个音频信号延迟寄存器而一个最旧的音频信号数据退出这个音频信号延迟寄存器；一滤波器系数的存储器，该滤波器系数的存储器内共有P1组系数，每组有数个系数，每一个F3的时钟周期，一组数个系数被送往乘数累加器；一乘数累加器，该乘数累加器把来自所述的音频信号延迟寄存器的数个音频信号数据和来自滤波器系数存储器的一组系数分别相乘后再累加起来计算出Z[k]，每一个F3的时钟周期，计算出一个新的输出音频信号数据Z[k]送往所述的非同步偏差检出器内中的FIFO先入先出缓冲器。
7.如权利要求1所述的具有很少系数的音频采样频率变换及时钟再同步装置，其特征在于所述的频率F0大于所述的频率F1时，所述的使用线性插值器的实时可调多比率采样频率变换器由下列部分组成一频率为F2的中间信号时钟发生器，每2Q0个F0的时钟周期，产生出p0个F2的时钟周期；一音频信号延迟寄存器，该音频信号延迟寄存器内存有2个过去的输入音频信号数据X[n-1]和X[n-2]，每一个F0的时钟周期，一个新的音频信号数据进入这个音频信号延迟寄存器而一个最旧的音频信号数据退出这个音频信号延迟寄存器；一系数累加器，该系数累加器的每一个F2的时钟周期，产生出一个新的系数C并把它送往线性插值器；一线性插值器，该线性插值器对来自所述的音频信号延迟寄存器的2个音频信号数据X[n-1]和X[n-2]用来自系数累加器的系数C进行线性插值来计算出Y[m]，每一个F2的时钟周期，计算出一个新的音频信号数据Y[m]。
全文摘要
一种具有很少系数的音频采样频率变换及时钟再同步装置，包括一使用高阶滤波器的实时可调多比率采样频率变换器，使用系数很少的滤波器进行粗略的频率变换并且其变换比率可作调整；一使用线性插值器的实时可调多比率采样频率变换器，完成精细的频率变换，其变换比率几乎为1并可作细致的调整；一非同步偏差检出器，检测出两个信号之间的非同步程度并控制和调整上述的粗略的频率变换和精细的频率变换这两个变换比率中的一个或两个来达到时钟的再同步。本发明的装置具有滤波器系数很少，时钟再同步过程中频率调整平稳，两个独立时钟之间的可调整偏差范围大等特点。
文档编号H03M7/00GK1396711SQ0213631
公开日2003年2月12日 申请日期2002年7月31日 优先权日2002年7月31日
发明者林涛, 林争辉 申请人:上海芯华微电子有限公司