专利名称：采样频率变换装置及采样频率变换方法
技术领域：
本发明涉及用于当输入和输出端的采样频率不同时变换采样频率的采样频率变换装置，以及实行这一变换的采样频率变换方法。
(2)背景技术当使用不同频率的仪器相互之间耦合时，有必要将发送端仪器的采样频率变换为接收端仪器的采样频率。
作为采样频率变换方法的代表性技术，有这样一种方法，其中通过N倍地过采样输入数据并1/M倍地稀疏化(thin out)过采样的数据来构成输出数据(如日本专利公开平6(1994)-120776，第2页图5)。M和N是整数。通过这一采样频率变换方法，输入数据变换为一个乘以N/M的采样频率。
然而，如果输入数据和输出数据的采样频率比例无法先期知晓，则上述采样频率变换方法就无法变换采样频率，从而无法应用。
在输入数据和输出数据的采样频率比例未知的情况下，在使用处理器处理数据的I/O系统中，考虑以下情况，用于驱动I/O系统的时钟和用于驱动发送端仪器输出数据到I/O系统的时钟是非同步的。
在这一I/O系统中，当I/O系统的采样频率和发送端仪器的采样频率不同时，在输入数据和输出数据之间出现相位偏移。这一相位偏移会随时间推移而累加，并在输入数据和输出数据之间出现等于一个或多个样值的偏移。输入数据和输出数据之间的数据变为不连续。
(3)
发明内容
依照本发明的实施例的采样频率变换装置包括内部电路，用于与内部时钟同步地执行依照输入字时钟所取得的输入数据的信号处理，并用于将已经过信号的输入数据作为输出数据输出；时钟生成电路，用于从内部时钟生成输出字时钟和其频率等于输出字时钟的频率乘以n(n大于或等于2的整数)的计数器时钟；计数器，用于对计数器时钟进行计数；以及寄存器，用于与输入字时钟同步地保留计数器的计数器值并用于向内部电路输出所保留的计数器值。
依照本发明的另一实施例的采样频率变换装置包括内部电路，用于与内部时钟同步地执行依照输入字时钟所取得的输入数据的信号处理，并用于将已经过信号处理的输入数据作为输出数据输出；时钟生成电路，用于从内部时钟生成输出字时钟和其频率等于输出字时钟的频率乘以n(n大于或等于2的整数)的计数器时钟；第一计数器，用于对计数器时钟进行计数并用于与输入字时钟同步地从计数所得的计数器值中减去整数n；以及寄存器，用于与输入字时钟同步地保留第一计数器的计数器值并用于在保留的计数器值超出预定范围时向内部电路输出标记信号。
依照本发明的一个实施例的采样频率变换方法包括与内部时钟同步地执行依照输入字时钟所取得的输入数据的信号处理并将已经过信号处理的输入数据作为输出数据输出、从内部时钟生成输出字时钟和其频率等于输出字时钟的频率乘以n(n大于或等于2的整数)的计数器时钟、对计数器时钟进行计数并与输入字时钟同步地保留计数器时钟的计数器值并向内部电路输出所保留的计数器值。
依照本发明的另一实施例的采样频率变换方法包括与内部时钟同步地执行依照输入字时钟所取得的输入数据的信号处理并将已经过信号处理的输入数据作为输出数据输出、从内部时钟生成输出字时钟和其频率等于输出字时钟的频率乘以n(n大于或等于2的整数)的计数器时钟、对计数器时钟进行计数并与输入字时钟同步地从计数器时钟的计数所得的计数器值中减去整数n以及与输入字时钟同步地保留计数器时钟的已执行减法的计数器值并当所保留的计数器值超出预定范围时向内部电路输出一个标记信号。
(4)
图1是显示依照本发明的第一实施例的频率采样变换装置的构造的结构图。
图2是当采样频率fs 1等于采样频率fs 2时依照本发明的第一实施例的采样频率变换装置的信号的时序图。
图3是当采样频率fs 1低于采样频率fs 2时依照本发明的第一实施例的采样频率变换装置的信号的第一时序图。
图4是当采样频率fs 1低于采样频率fs 2时依照本发明的第一实施例的采样频率变换装置的信号的第二时序图。
图5是当采样频率fs 1高于采样频率fs 2时依照本发明的第一实施例的采样频率变换装置的信号的第一时序图。
图6是当采样频率fs 1高于采样频率fs 2时依照本发明的第一实施例的采样频率变换装置的信号的第二时序图。
图7是显示依照本发明的第二实施例的采样频率变换装置的构造的结构图。
图8是当采样频率fs 1等于采样频率fs 2时依照本发明的第二实施例的采样频率变换装置的信号的时序图。
图9是当采样频率fs 1低于采样频率fs 2时依照本发明的第二实施例的采样频率变换装置的信号的第一时序图。
图10是当采样频率fs 1低于采样频率fs 2时依照本发明的第二实施例的采样频率变换装置的信号的第二时序图。
图11是当采样频率fs 1高于采样频率fs 2时依照本发明的第二实施例的采样频率变换装置的信号的第一时序图。
图12是当采样频率fs 1高于采样频率fs 2时依照本发明的第二实施例的采样频率变换装置的信号的第二时序图。
图13是显示依照本发明的第二实施例的第一修改的采样频率变换装置的构造的结构图。
图14是显示依照本发明的第二实施例的第二修改的采样频率变换装置的构造的结构图。
(5)具体实施方式
(第一实施例)当试图在I/O系统中由处理器通过固件执行所有相位偏移量的检测以及所有数据纠正处理，并试图在每一样值上执行上述操作时，处理器必须在有限的时间内执行许多处理。在这一情况下，处理器无法在某一特定时间内执行所有处理，程序可能会遭到破坏。
对于上述情况，为稳定操作处理器，需要通过有效地检测相位偏移量并执行数据的纠正操作，来减少处理器的负荷。
以下参考图1到6描述依照本发明的第一实施例的采样频率变换装置。这里，显示了采样依照本实施例的频率变换装置将采样频率为fs 1的输入数据Di变换为频率为fs 2的输出数据Do的情况。例示DSP(数字信号处理器)作为结合在采样频率变换装置中的内部电路。
参考图1描述依照本实施例的采样频率变换装置的构造。图1是显示依照本实施例的采样频率变换装置的构造的结构图。
如图1所示，采样频率变换装置1包括DSP 2、内部时钟生成电路3、I/F段时钟生成电路4、I/F电路5和6、计数器7、寄存器8、输入终端9至11以及输出终端12至14。
输入数据Di、输入字时钟LRCKi以及输入位时钟BCKi从输入终端9至11输入到I/F电路5。
输入字时钟LRCKi是其频率等于采样频率fs 1的时钟。例如，当输入数据Di是音频数据时，通常显示输入字时钟LRCLKi的极性是立体声系统的L和R通道。输入位时钟BCKi是输入数据Di的最小单位时钟。例如，当输入数据Di的字长度为32位时，输入位时钟BCKi是等于输入字时钟LRCKi乘以32的时钟。
I/F电路5将输入字时钟LRCKi输出到寄存器8。输入到I/F电路5的输入数据Di是依照输入字时钟LRCKi和输入位时钟BCKi而取自DSP 2的。
DSP 2在从I/F电路5取得的输入数据Di上与内部时钟CLK0同步地执行数字信号处理，并将已经过数字信号处理的输入数据Di作为输出数据Do输出。
内部时钟生成电路3生成内部时钟CLK0，并将其输出至DSP 2和I/F段时钟生成电路4。
I/F段时钟生成电路4将内部时钟CLK0划分开，并生成一输出字时钟LRCKo、一输出位时钟BCKo以及一计数器时钟CLK1。I/F段时钟生成电路4将输出字时钟LRCKo和输出位时钟BCKo输出至I/F电路6，并将计数器时钟CLK1输出至计数器7。
输出字时钟LRCKo是其频率等于输出数据Do的采样频率fs 2的时钟。输出位时钟BCKo是输出数据Do的最小单位时钟。计数器时钟CLK1是输出字时钟LRCKo的生成时钟，并是其频率等于采样频率fs 2乘以256的时钟。
输出数据Do从DSP 2输入到I/F电路6，输出字时钟LRCKo和输出位时钟BCKo从I/F段时钟生成电路4输入到I/F电路。输出数据Do、输出字时钟LRCKo和输出位时钟BCKo从输出终端12至14相互同步输出。
计数器7是用于对计数器时钟CLK1进行递增计数的8位自激(free-run)计数器。由于计数器时钟CLK1的频率等于输出字时钟LRCKo的频率乘以256，计数器7的计数器值countA以与输出字时钟LRCKo相等的周期重复从0到255的计数。
寄存器8与输入字时钟LRCKi的下降沿同步地取得计数器7的计数器值countA，并将其作为输出数据countB保留。
寄存器8的输出数据countB输入到DSP 2，并在输出数据countB的基础上，DSP 2执行输出数据Do的纠正处理(稀疏化处理或内插处理)。特别地，在输入数据Di的采样频率fs 1高于输出数据Do的采样频率fs 2的情况下，当输入字时钟LRCKi超前于输出字时钟LRCKo一个样值时，DSP 2执行输出数据Do的一个样值的内插处理。另一方面，在采样频率fs 1低于采样频率fs 2的情况下，当输入字时钟LRCKi滞后于输出字时钟LRCKo一个样值时，DSP 2执行输出数据Do的一个样值的稀疏化处理。
有许多已知的关于内插处理和稀疏化处理的技术的工艺。例如，内插处理包括作为数学技术的线性内插和二维内插。稀疏化处理是删除采样数据的一部分并在没有不调和的情况下处理采样数据来将其输出。
参考图1到6描述上述依照本实施例的采样频率变换装置的操作。图2到6是说明依照本实施例的采样频率变换装置的信号的时序图。图2说明了采样频率fs 1与fs 2相等的情况。图3和4说明了采样频率fs 1低于采样频率fs 2的情况。图5和6说明了采样频率fs 1高于采样频率fs 2的情况。在图2到6中，计数器7的计数器值countA和寄存器8的输出数据的值countB以十六进制数字来显示。在计数器7的计数器值countA的初始值为00(以十六进制数字来描述)的前提下进行描述。
首先，参考图2描述在采样频率fs 1和fs 2相等的情况下依照本实施例的采样频率变换装置的操作。
计数器7的计数值countA以与输出字时钟LRCKo相等的周期(从t11时刻到t12时刻的时间)重复从00到FF(十六进制数字)的计数。
当输入字时钟LRCKi在t12时刻下降，计数器7的计数器值FF(十六进制数字)在t12时刻与该下降沿同步地保留在寄存器8中。
与t12时刻类似，同样在t13时刻，计数器7的计数器值FF(十六进制数字)在t13时刻与输入字时钟LRCKi的下降沿同步地保留在寄存器8中。
当采样频率fs 1与fs 2相等时，计数器7在输入字时钟LRCKi下降时刻的计数器值countA变为恒量，并且寄存器8的输出数据countB不变。
接下来，参考图3和4描述在采样频率fs 1低于采样频率fs 2的情况下依照本实施例的采样频率变换装置的操作。图3是依照本实施例的采样频率变换装置操作开始之后即刻的信号的时序图。图4是当从图3所示的状态经过了预定时间之后的信号的时序图。
如果采样频率fs 1低于采样频率fs 2，输入字时钟LRCKi的推进对于输出字时钟LRCKo来说变慢。图3说明了输入字时钟LRCKi的推进在输入数据Di的每一样值上延迟计数器时钟CLK1的两个周期的情况。
因此，在输入字时钟LRCKi第一次下降的时刻t21值为01(十六进制数字)的计数器7的计数器值countA在输入字时钟LRCKi第二次下降的时刻t22变为03(十六进制数字)。特别地，对输入字时钟LRCKi的每一周期，计数器值countA保留在寄存器8中的计时延迟了两个计数器时钟CLK的周期，并且寄存器8的输出数据countB以2的间隔增加。
当采样频率fs 1低于采样频率fs 2时，计数器8的输出数据countB根据输入字时钟LRCKi和输出字时钟LFCKo之间的相位偏移量来增加。
通过以2的间隔增加寄存器8的输出数据countB，在输入字时钟LRCKi第128次下降的时刻t23，寄存器8的输出数据countB变为FF(十六进制数字)。
接下来，参考图5和6描述在采样频率fs 1高于采样频率fs 2的情况下依照本实施例的采样频率转换装置的操作。图5是依照本实施例的采样频率转换装置的操作开始之后即刻的信号的时序图，图6是当从图5所示的状态经过了预定时间之后的信号的时序图。
当采样频率fs 1高于采样频率fs 2时。输入字时钟LRCKi的推进相对于输出字时钟LRCKo来说变快。图5和图6显示了输入字时钟LRCKi的推进在输入数据Di的每一样值上快了计数器时钟CLK1两个周期的情况。
在输入字时钟LRCKi第一次下降的时刻t31值为FD(十六进制数字)的计数器7的计数器值countA在输入字时钟LRCKi第二次下降的时刻t32变为FB(十六进制数字)。特别地，对输入字时钟LRCKi的每一周期，计数器值countA保留在寄存器8中的计时快了计数器时钟CLK1的两个周期，并且寄存器8的输出数据countB以2的间隔减少。
当采样频率fs 1高于采样频率fs 2时，寄存器8的输出数据countB根据输入字时钟LRCKi和输出字时钟LRCKo之间的相位偏移量来减少。
通过以2的间隔减少寄存器8的输出数据countB，寄存器8的输出数据countB在输入字时钟LRCKi第128次下降的时刻t33变为FF(十六进制数字)。
如上所述，寄存器8的输出数据countB的转变指示了输入数据Di和输出数据Do之间的相位偏移。例如，当输出数据countB增加256时，输出数据countB的增加指示输入数据Di滞后于输出数据Do一个样值。当输出数据countB减少256时，输出数据countB的减少指示输入数据Di超前于输出数据Do一个样值。因此，DSP 2能够通过在每次对输入数据Di的一个样值进行数字信号处理时参考寄存器8的输出数据countB，有效地检测输入数据Di和输出数据Do之间的相位偏移量。此外，基于检测结果，DSP 2可执行输出数据的纠正处理(稀疏化处理或内插处理)。
依照本实施例的采样频率变换装置能够通过计数器7和寄存器8来将输入数据Di和输出数据Do之间的相位偏移量通知给DSP 2。因此，依照本实施例的采样频率变换装置能够减少DSP 2所需要用来检测输入数据Di和输出数据Do之间的相位偏移量的负荷，并能够稳定地操作DSP 2。
依照本实施例的采样频率变换装置在输入数据Di和输出数据Do之间的相位偏移量等于一个样值时执行数据的内插处理。因此，依照本实施例的采样频率变换装置即使在采样频率fs 1与fs 2不同时，也能够执行输入数据Di的信号处理，而不会产生数据的不连续性。
依照本实施例的采样频率变换装置令计数器时钟CLK1的频率等于输出字时钟LRCKo的频率乘以256。特别地，采样频率变换装置令计数器时钟CLK1的频率等于输出字时钟LRCKo的频率乘以2的幂，并允许计数器7在与输出字时钟LRCKo的周期相等的周期时上溢。寄存器8的输出数据countB在输入数据Di和输出数据Do之间的相位偏移量达到与一个样值相等的量时变为恒量。因此，从寄存器8的输出数据countB检测相位偏移变得简单化，并能够有效地减少DSP 2上的负荷。
在本实施例中，尽管以DSP 2为内部电路的示例，内部电路不局限于DSP 2。
在本实施例中，尽管寄存器7的计数器值countA与输入字时钟LRCKi的下降沿同步地保留在寄存器8中，保留计数器值countA的方法并不局限于此。计数器7的计数器值countA可以与输入字时钟LRCKi的上升沿同步地保留在寄存器8中。
在本实施例中，尽管令计数器时钟CLK1的频率等于输出字时钟LRCKo的频率乘以256，计数器时钟CLK1的频率并不局限于此。计数器时钟CLK1的频率可以等于输出字时钟LRCKo的频率乘以n(n大于或等于2的整数)。例如，即使在令计数器时钟CLK1的频率等于输出字时钟LRCKo的频率乘以128时，也可以当寄存器8的输出数据减少128时检测到输入数据Di超前于输出数据Do一个样值。而且，能够当寄存器8的输出数据countB增加128时检测到输入数据Di滞后于输出数据Do一个样值。
在本实施例中，尽管使用8位计数器作为计数器7，计数器7并不局限于此。例如，当9(或更多)位计数器用作计数器7时，同样可以通过与输出字时钟LRCKo同步地重置计数器7来得到与使用8位计数器时相同的效果。
在本实施例中，尽管计数器7的计数器值countA的初始值设为00(十六进制数字)，这一初始值并不局限于00(十六进制数字)。
在本实施例中，尽管内部时钟CLK0在采样频率变换装置1的内部由内部时钟生成电路3生成，然而该时钟生成并不局限于此。从采样频率变换装置1的外部输入的时钟可以用作内部时钟CLK0。
(第二实施例)参考图7到14描述依照本发明的第二实施例的采样频率变换装置。
参考图7描述依照本实施例的采样频率变换装置的构造。图7是显示依照本实施例的采样频率变换装置的构造的结构图。注意，使用图1所描述的相同构成组件用相同的标号来表示，并省略了对其的描述。
计数器15(第一计数器)是一个10位计数器，并与计数器时钟CLK1同步地递增计数。输入字时钟LRCKi从I/F电路5输入到计数器15，并且计数器15的计数器值countA的较高2位与输入字时钟LRCKi的下降沿同步地向较低位移一位。特别地，计数器15的计数器值countA与输入字时钟LRCKi同步地减去256。这里，在计数器15的计数器值countA的初始值为100(十六进制数字)的前提下进行描述。
寄存器16与输入字时钟LRCKi的下降沿同步地取得计数器15的计数器值countA，并将其作为计数器值countB保留。随后，寄存器16从所保留的计数器值countB的较高2位的数据中检测到低8位的上溢或下溢，并向DSP 2输出一个标记信号flag。寄存器16在计数器值countB获得超出预定范围之外的值时向DSP 2输出一个标记信号flag。这一时刻的预定范围根据计数器值countA的初始值而不同。例如，当计数器值countA的初始值设为100(十六进制数字)时，该范围从000到1FF(十六进制数字)。计数器值countB的较高2位可以实际上用作标记信号flag。此外，还可以使用从计数器值countB的较高2位数据新生成的信号。
参考图7到12描述依照本实施例的采样频率变换装置的操作。图8到12是显示依照本实施例的采样频率变换装置的信号的时序图。图8显示了采样频率fs 1与fs 2相等的情况。图9和10显示了采样频率fs 1低于采样频率fs2的情况。图11和12显示了采样频率fs 1高于采样频率fs 2的情况。
在图8到12中，计数器15的计数器值countA的较低8位用以十六进制数字形式的count[7:0]来表达，并且其较高2位值用以二进制数字形式的count[9:8]来表达。而且，保留在寄存器16中的计数器值countB用十六进制数字来表达。
首先，参考图8描述采样频率fs 1与fs 2相等的情况下依照本实施例的采样频率变换装置的操作。
计数器15的较低8位的计数器值count[7:0]在与输出字时钟LRCKo的周期相等的周期(从t11时刻到t12时刻的时间)重复从00到FF(十六进制数字)的计数。
计数器15的较低8位的计数器值count[7:0]在t11时刻上溢，较高2位的计数器值count[9:8]向较高位移一位。然而，输入字时钟LRCKi在该上溢的同时下降，并且计数器15的较高2位的计数器值count[9:8]与输入字时钟LRCKi的下降沿同步地向较低位移一位。因此，在t11时刻计数器值countA变为0FF(十六进制数字)，并且该值保留在寄存器16中。
如t11时刻的情况一样，同样在t12时刻和t13时刻，较高2位的计数器值count[9:8]连同较低8位的计数器值count[7:0]的上溢一起向较低位移动一位。因此，同样，在t12时刻和t13时刻，计数器15的计数器值变为0FF(十六进制数字)，并且该值保留在寄存器16中。
在采样频率fs 1与fs 2相等的情况下，在输入字时钟LRCKi下降的时刻的计数器15的计数器值countA变为恒量，并且保留在寄存器16中的计数器值countB不变。
接下来，参考图9和10描述当采样频率fs 1低于采样频率fs 2时依照本实施例的采样频率变换装置的操作。图9是依照本实施例的采样频率变换装置操作开始之后即刻的信号的时序图，图10是从图9所示的状态经过了预定时间以后的信号的时序图。
当采样频率fs 1低于采样频率fs 2时，输入字时钟LRCKi的推进滞后于输出字时钟LRCKo。图9和10显示了对输入数据Di的每一样值，输入字时钟LRCKi的推进滞后计数器时钟CLK1的两个周期的情况。
在输入字时钟LRCKi第一次下降之前的t21时刻，计数器15的较低8位的计数器值count[7:0]上溢，并且较高2位的计数器值count[9:8]向较高位移一位。输入字时钟LRCKi在t22时刻下降，与该下降同步，计数器15的较高2位的计数器值count[9:8]向较低位移一位，并将计数器15的计数器值101(十六进制数字)保留在寄存器16中。
类似地，计数器15的较低8位的计数器值count[7:0]的第二次上溢出现在t23时刻，并且在t24时刻输入字时钟LRCKi下降，借此在t22时刻值为101(十六进制数字)的寄存器15的计数器值countB在t24时刻变为103(十六进制数字)。特别地，对输入字时钟LRCKi的每一周期，计数器值countA保留在寄存器16中的计时延迟了计数器时钟CLK1的两个周期，并且寄存器16的计数器值countB以2的间隔增加。
在采样频率fs 1低于采样频率fs 2的情况下，寄存器16的计数器值countB根据输入字时钟LRCKi和输出字时钟LRCKo之间的相位偏移量来增加。
通过以2的间隔增加寄存器16的计数器值，在输入字时钟LRCKi第128次下降的时刻t25，寄存器16的计数器值countB变为201(十六进制数字)，并且计数器值countB的较高2位值变为10(二进制数字)并向较高位移一位。寄存器16通过较高2位向较高位的移位检测到计数器15的较低8位的计数器值count[7:0]的上溢，并在t25时刻向DSP 2输出标记信号flag。通过这一标记信号flag，DSP 2检测到输入数据Di滞后于输出数据Do一个样值，并执行输出数据Do的稀疏化处理。
接下来，参考图11和12描述在采样频率fs 1高于采样频率fs 2的情况下依照本实施例的采样频率变换装置的操作。图11是依照本实施例的采样频率变换装置的操作开始之后即刻的信号的时序图，图12是从图11所示的状态经过了预定之间之后的信号的时序图。
当采样频率fs 1高于采样频率fs 2时，输入字时钟LRCKi超前于输出字时钟LRCKo。图11和12显示了对输入数据Di的每一样值，输入字时钟LRCKi超前计数器时钟CLK1的两个周期的情况。
输入字时钟LRCKi在计数器15的较低8位的计数器值count[7:0]上溢之前的t31时刻下降，并且计数器15的较高2位的计数器值count[9:8]向较低位移一位。计数器15的计数器值0FD(十六进制数字)保留在寄存器16中。在保留计数器值0FD之后的t32时刻计数器15的较低8位的计数器值count[7:0]上溢，并且计数器15的较高2位的计数器值count[9:8]向较高位移一位。
类似地，在输入字时钟LRCKi第二次下降的时刻t33，在较高2位的计数器值count[9:8]向较低位移位之后的计数器15的计数器值0FA(十六进制数字)保留在寄存器16中。此后，计数器15的较低8位的计数器值count[7:0]上溢。特别地，对输入字时钟LRCKi的每一周期，计数器值countA保留在寄存器16中的计时延迟计数器时钟CLK1的两个周期，并且寄存器16的计数器值countB以2的间隔减少。
当采样频率fs 1高于采样频率fs 2时，寄存器16的计数器值countB根据输入字时钟LRCKi和输出字时钟LRCKo之间的相位偏移量来减少。
通过以2的间隔减少寄存器16的计数器值countB，在输入字时钟LRCKi第128次下降的时刻t34，寄存器16的计数器值countB变为3FF(十六进制数字)，并且计数器值countB的较高2位值变为11(二进制数字)并向较低位移一位。通过较高2位向较低位的移位，寄存器16检测到计数器15的较低8位的计数器值count[7:0]的上溢，并在t34时刻向DSP 2输出标记信号flag。通过这一标记信号flag，DSP 2检测到输入数据Di超前于输出数据Do一个样值，并执行输出数据Do的内插处理。
在依照本实施例的频率采样变换装置中，当在输入数据Di和输出数据Do之间出现一个或多个样值的相位偏移时，即，当计数器值countB变为000到1FF(十六进制数字)之外的值时，寄存器16向DSP 2输出标记信号flag。因此，依照本实施例的采样频率变换装置不需要DSP 2检测输入数据Di和输出数据Do之间的相位偏移，并能够减少DSP 2的负荷并稳定地操作DSP 2。
依照本实施例的采样频率变换装置令计数器时钟CLK1的频率等于输出字时钟LRCKo的频率乘以256。特别地，该采样频率变换装置令计数器时钟CLK1的频率等于输出字时钟LRCKo的频率乘以2的幂。而且，依照本实施例的采样频率变换装置将计数器15的计数器值的初始值设为100(十六进制数字)。换言之，依照本实施例的采样频率变换装置将计数器值countA的较低8位的初始值设为00(十六进制数字)。采用这一装置，可以仅通过保留在寄存器16中的计数器值countB的较高2位来检测输入数据Di和输出数据Do之间的相位偏移是否达到了等于一个样值的量。因此，能够更简单地生成标记信号flag。
依照本实施例的采样频率变换装置就其它效果来说，能够达到与依照第一实施例的采样频率变换装置相同的效果。
接下来，结合图13描述依照本实施例的第一修改的采样频率变换装置。图13是显示依照本实施例的第一修改的采样频率变换装置的构造的结构图。
在DSP 2和I/F电路6之间设置了纠正电路17。纠正电路17在输入数据Di和输出数据Do之间出现一个或多个样值的相位偏移时执行数据纠正处理(稀疏化处理或内插处理)。
具体来说，当寄存器16的计数器值countB的较高2位的值变为10(二进制数字)时，换言之，当输入字时钟LRCKi超前于输出字时钟LRCKo一个或多个样值时，输出数据Do通过纠正电路17输出，使得输出数据Do的稀疏化处理由纠正电路17来执行。另一方面，当寄存器16的计数器值countB的较高2位的值变为11(二进制数字)时，换言之，当输入字时钟LRCKi滞后于输出字时钟LRCKo一个或多个样值时，输出数据Do通过纠正电路17输出，使得输出数据Do的内插处理由纠正电路17执行。注意，计数器值countB的较高2位的值是00或者01(二进制数字)时，输出数据Do输出到I/F电路6，而不令其通过纠正电路17。
通过设置这一纠正电路17，不需要令DSP 2通过固件执行数据的纠正处理，并且可以执行采样频率的变换而不会在DSP 2上施加负荷。
下一步，参考图14描述依照本实施例的第二修改的采样频率变换装置。图14是显示依照本实施例的采样频率变换装置的构造的结构图。
计数器18(第二计数器)与输入字时钟LRCKi同步地递增计数。计数器18的计数器值countC输出到DSP 2。
DSP 2在标记信号flag从计数器18输出的时刻根据计数器18的计数器值countC计算输入字时钟LRCKi和输出字时钟LRCKo之间的相位偏移量。例如，在当输入字时钟LRCKi和输出字时钟LRCKo之间的相位偏移为一个样值(2π)或更多时输出标记信号flag的前提下，在标记信号flag输入的时刻，当计数器18的计数器值countC为1000时计算输入字时钟LRCKi和输出字时钟LRCKo之间相位偏移为π/500。然后，DSP 2通过根据计算所得的相位偏移执行纠正处理程序来执行数据的纠正处理。
依照本实施例的第二修改的采样频率变换装置能够对输入字时钟LRCKi和输出字时钟LRCKo之间的相位偏移量作出预测。因此，对每一样值，DSP 2能够预先找出需要哪一纠正处理，并且在装置的普通操作中，不需要DSP 2检测输入字时钟LRCKi和输出字时钟LRCKo之间的相位偏移量。
在本实施例中，提出以下情况。特别地，当输入数据Di和输出数据Do之间产生具有与一个样值或更多样值相等的值的相位偏移时，即，当寄存器16中计数器值countB的较高2位的值变为10或11(二进制数字)时，标记信号flag输出到DSP 2。然而，输出这一标记信号flag的条件并不局限于在输入数据Di和输出数据Do之间产生等于一个或多个样值的相位偏移的情况。可以通过不仅使用计数器值countB的较高2位的值，也使用较低位的值来检测相位偏移，以生成较小相位偏移的标记信号flag。
例如，在使用计数器值countB的较高3位的值来检测相位偏移的情况下，假定计数器15的计数器值countA的初始值为100(十六进制数字)，当计数器值countB的较高3位的值变为011(二进制数字)时，可以检测到输入字时钟LRCKi滞后于输出字时钟LRCKoπ。此外，当计数器值countB的较高3位的值变为000(二进制数字)时，可以检测到输入字时钟LRCKi超前输出字时钟LRCKoπ。类似地，通过不仅使用较高3位的值，也使用较高4位的值用于相位偏移的检测，也可以在相位偏移变为π/2时生成标记信号flag。
在本实施例中，尽管计数器15的计数器值countA的初始值设为100(十六进制数字)，这一初始值并不限于100(十六进制数字)。例如，在计数器值countA的初始值设为200(十六进制数字)的情况下，当计数器值countB的值处于100到2FF(十六进制数字)之外时，寄存器16向DSP 2输出标记信号flag，借此可以达到计数器值countA的初始值设为100(十六进制数字)的情况相同的效果。
在本实施例中，尽管令计数器时钟CLK1的频率等于输出字时钟LRCKo的频率乘以256，然而，计数器时钟CLK1的频率并不局限于此，如第一实施例的情况一样。可以令计数器时钟CLK1的频率等于输出字时钟LRCKo的频率乘以n(n大于或等于2的整数)。
在本实施例中，尽管计数器15的计数器值countA与输入字时钟LRCKi同步地减去256，从计数器值countA中减去的值并不局限于256。只要令计数器时钟CLK1的频率等于输出字时钟LRCKo的频率乘以n(n大于或等于2的整数)，可以与输入字时钟LRCKi同步地从计数器15的计数器值countA中减去n。
在本实施例中，尽管DSP 2叙述为内部电路的示例，内部电路并不局限于DSP 2，如第一实施例的情况一样。
在本实施例中，尽管计数器15的计数器值countA与输入字时钟LRCKi的下降沿同步地保留在寄存器16中，保留这一计数器值countA的方法并不局限于此。可以与输入字时钟LRCKi的上升沿同步地将计数器15的计数器值countA保留在寄存器16中。
在本实施例中，尽管使用了10位计数器作为计数器15，计数器15并不局限于此。
在本实施例中，尽管在采样频率变换装置1的内部通过内部时钟生成电路3生成内部时钟CLK0，生成内部时钟CLK0的方法并不局限于此，如第一实施例的情况一样。
本发明在其实现中可以在不脱离其精神和范围的情况下作出修改。
考虑此处揭示的本说明书以及对本发明的实践，本领域的技术人员可以更清楚本发明的其它实施例。说明书和示例实施例仅作示例，本发明的真实范围和精神由以下权利要求书指出。
权利要求
1.一种采样频率变换装置，其特征在于，它包括内部电路，用于与内部时钟同步地执行依照输入字时钟所取得的输入数据的信号处理，并用于将所述已经过信号处理的输入数据作为输出数据输出；时钟生成电路，用于从所述内部时钟生成输出字时钟和其频率等于所述输出字时钟的频率乘以n(n大于或等于2的整数)的计数器时钟；计数器，用于对所述计数器时钟进行计数；以及寄存器，用于与所述输入字时钟同步地保留所述计数器的计数器值，并用于向所述内部电路输出所述保留的计数器值。
2.如权利要求1所述的装置，其特征在于，在所述寄存器的输出结果的基础上执行所述输出数据的纠正处理。
3.如权利要求2所述的装置，其特征在于，在所述输入数据的采样频率高于所述输出数据的采样频率的情况下，作为对所述输出数据的所述纠正处理，当所述输入字时钟超前于所述输出字时钟一个样值时，执行所述输出数据的一个样值的内插处理；以及在所述输入数据的采样频率低于所述输出数据的采样频率时，作为对所述输出数据的纠正处理，当所述输入字时钟滞后于所述输出字时钟一个样值时，执行所述输出数据的一个样值的稀疏化处理。
4.如权利要求2所述的装置，其特征在于，所述输出数据的纠正处理在所述内部电路中执行。
5.一种采样频率变换装置，其特征在于，它包括内部电路，用于与内部时钟同步地执行依照输入字时钟所取得的输入数据的信号处理，并用于将所述已经过信号处理的输入数据作为输出数据输出；时钟生成电路，用于从所述内部时钟生成输出字时钟和其频率等于所述输出字时钟的频率乘以n(n大于或等于2的整数)的计数器时钟；第一计数器，用于对所述计数器时钟进行计数，并用于与所述输入字时钟同步地从所计数的所述计数器值中减去所述整数n；以及寄存器，用于与所述输入字时钟同步地保留所述第一计数器的所述计数器值，并用于在所述保留的计数器值变为超出预定范围的值时向所述内部电路输出标记信号。
6.如权利要求5所述的装置，其特征在于，根据所述标记信号执行所述输出数据的纠正处理。
7.如权利要求6所述的装置，其特征在于，在所述输入数据的采样频率高于所述输出数据的采样频率的情况下，作为对所述输出数据的所述纠正处理，当所述输入字时钟超前于所述输出字时钟一个样值时，执行所述输出数据的一个样值的内插处理；以及在所述输入数据的采样频率低于所述输出数据的采样频率的情况下，作为对所述输出数据的所述纠正处理，当所述输入字时钟滞后于所述输出字时钟一个样值时，执行所述输出数据的一个样值的稀疏化处理。
8.如权利要求5所述的装置，其特征在于，它还包括从所述寄存器向其输入所述输出数据和所述标记信号的纠正电路，所述纠正电路执行所述输出数据的纠正处理。
9.如权利要求8所述的装置，其特征在于，当所述输入字时钟超前于所述输出字时钟一个或多个样值时，通过经由纠正电路输出所述输出数据来执行所述输出数据的稀疏化处理；当所述输入字时钟滞后于所述输出字时钟一个或多个样值时，通过经由纠正电路输出所述输出数据来执行所述输出数据的内插处理；以及在所有其它时间输出所述输出数据而不令所述输出数据通过所述纠正电路。
10.如权利要求6所述的装置，其特征在于，所述输出数据的纠正处理在所述内部电路中执行。
11.如权利要求10所述的装置，其特征在于，它还包括第二计数器，用于对所述输入字时钟进行计数，并用于向所述内部电路输出所述输入字时钟的计数器值，其中，当输入所述标记信号时，所述内部电路根据所述第二计数器的所述计数器值计算所述输入数据和所述输出数据之间的相位偏移量。
12.如权利要求11所述的装置，其特征在于，在设定所述装置使得当所述输入字时钟和所述输出字时钟之间的相位偏移等于一个或多个样值时输出所述标记信号的情况下，当输入所述标记信号，所述内部电路根据所述第二计数器的所述计数器值，对每一样值计算所述输入字时钟和所述输出字时钟之间的所述相位偏移，并根据所述计算的相位偏移执行所述数据的所述纠正处理。
13.如权利要求5所述的装置，其特征在于，所述整数n是2的幂。
14.一种采样频率变换方法，其特征在于，它包括与内部时钟同步地执行依照输入字时钟所取得的输入数据的信号处理，并将已经过信号处理的所述输入数据作为输出数据输出；从所述内部时钟生成输出字时钟和其频率等于所述输出字时钟的频率乘以n(n大于或等于2的整数)的计数器时钟；对所述计数器时钟进行计数；以及与所述输入字时钟同步地保留所述计数器时钟的计数器值，并将所述保留的计数器值输出到所述内部电路。
15.如权利要求14所述的方法，其特征在于，它还包括根据所述计数器值执行所述输出数据的纠正处理，其中，在所述输入数据的采样频率高于所述输出数据的采样频率的情况下，作为执行所述输出数据的所述纠正处理的步骤，当所述输入字时钟超前于所述输出字时钟一个样值时，执行所述输出数据的一个样值的内插处理；以及在所述输入数据的采样频率低于所述输出数据的采样频率的情况下，作为执行所述输出数据的所述纠正处理的步骤，当所述输入字时钟滞后于所述输出字时钟一个样值时，执行所述输出数据的一个样值的稀疏化处理。
16.一种采样频率变换方法，其特征在于，它包括与内部时钟同步地执行依照输入字时钟所取得的输入数据的信号处理，并将所述已经过信号处理的输入数据作为输出数据输出；从所述内部时钟生成输出字时钟和其频率等于所述输出字时钟的频率乘以n(n大于或等于2的整数)的计数器时钟；对所述计数器时钟进行计数，并与所述输入字时钟同步地从所述计数器时钟的计数的计数器中减去所述整数n；以及与所述输入字时钟同步地保留所述计数器时钟的已作减法计数器值，并当所述保留的计数器值变为超出预定范围的值时向所述内部电路输出标记信号。
17.如权利要求16所述的方法，其特征在于，它还包括根据所述标记信号执行所述输出数据的纠正处理，其中，在所述输入数据的采样频率高于所述输出数据的采样频率的情况下，作为执行所述输出数据的纠正处理的步骤，当所述输入字时钟超前于所述输出字时钟一个样值时，执行所述输出字时钟的一个样值的内插处理；以及在所述输入数据的采样频率低于所述输出数据的采样频率的情况下，作为执行所述输出数据的纠正处理的步骤，当所述输入字时钟滞后于所述输出字时钟一个样值时，执行所述输出数据的一个样值的稀疏化处理。
18.如权利要求16所述的方法，其特征在于，当所述输入字时钟超前于所述输出字时钟一个或多个样值时，由从所述内部电路通过所述纠正电路输出所述输出数据来执行所述输出数据的稀疏化处理；当所述输入字时钟滞后于所述输出字时钟一个或多个样值时，由从所述内部电路通过所述纠正电路输出所述输出数据来执行所述输出数据的内插处理；以及在所有其它时间输出所述输出数据而不令所述输出数据通过纠正电路。
19.如权利要求16所述的方法，其特征在于，它还包括对所述输入字时钟进行计数并输出所述输入字时钟的计数器值；以及当输入所述标记信号时根据所述第二计数器的计数器值计算所述输入数据和所述输出数据之间的相位偏移量。
20.如权利要求19所述的方法，其特征在于，在当所述输入字时钟和所述输出字时钟之间的相位偏移等于一个或多个样值时输出所述标记信号的情况下，对于每一样值，所述输入字时钟和所述输出字时钟之间的相位偏移在输入所述标记信号时根据所述第二计数器的计数器值来计算，并且根据所述计算的相位偏移来执行所述数据的纠正处理。
全文摘要
一种采样频率变换装置包括内部电路，用于与内部时钟同步地执行依照输入字时钟所取得的输入数据的信号处理，并用于将已经过信号处理的输入数据作为输出数据输出；时钟生成电路，用于从内部电路生成输出字时钟和其频率等于输出字时钟的频率乘以n(n大于或等于2的整数)的计数器时钟；计数器，用于对计数器时钟进行计数；以及寄存器，用于与输入字时钟同步地保留计数器的计数器值，并用于向内部电路输出保留的计数器值。
文档编号H04B14/04GK1574724SQ200410048909
公开日2005年2月2日 申请日期2004年6月9日 优先权日2003年6月9日
发明者田中义之, 小岛能成, 若杉纯 申请人:株式会社东芝