专利名称：具有改进噪声和杂散性能的增量求和分数n分频器的制作方法
背景技术：
1.发明领域本发明涉及到信号处理领域，并且更加具体而言，涉及到能够提供分辨率为半时钟周期步长的增量求和(∑Δ)分数N除法器。
2.相关技术描述在∑Δ分数N频率合成器中，可以通过对时间序列进行平均来达到一个分数分割比，这种序列被称为∑Δ序列，它可以由∑Δ调制生成。如果期望的比值介于整数N与N+1之间，则输入信号在某些时段除以N，而且在其它时段内除以N+1。与除以N+1的次数相比的、时钟除以N的相对次数可以确定输出信号的平均频率。例如，如果输入信号交替地除以N，然后除以N+1，然后再除以N，等等，则平均除法器的输出频率就会是输入信号的频率除以(N+0.5)。如果输入信号除以N的次数多于除以N+1的次数，则被除数就会小于(N+0.5)；如果信号更多地除以(N+1)，则被除数就会大于(N+0.5)。
现有技术中，高阶∑Δ分数N频率合成器是公知的，其中整数除法的选择不只被限制在整数N和(N+1)之间。在高阶∑Δ分数N频率合成器中，整数除法可以从一组整数N+s中选择，其中对于二阶(22种选择)∑Δ设备来说，s可以是例如介于-1到+2的整数，而对于三阶(23种选择)设备来说，s可以介于-3到+4之间，等等。图3中说明了一种二阶∑Δ计算器的实例。为了易于理解本发明，在此给出一阶∑Δ分数N频率合成器，作为范例。
图1中说明了常规分数N频率合成器100的实例的框图，它被安排在锁相环的配置中。相位比较器110检测参考输入信号和来自分数N除法器140的反馈信号之间的差值。这种差值经过环路滤波器120的滤波，并且利用经过滤波的差值去控制压控振荡器130的输出频率。振荡器130的输出信号被反馈给分数N除法器140，如上所述经整数除法器150除以N或除以N+1。整数除法器150除以N还是除以N+1的控制信号由∑Δ计算器160提供，这将在随后讨论。设计合成器100的锁相环，使其可以最小化输入参考信号与分数N除法器140的分频输出信号之间的相位差。如果分割比值正好是N，则来自压控振荡器130的输出频率就会是输入参考频率的N倍。如果分割比值交替变化，即在三个周期内为N，随后一个周期内为N+1，而三个周期内又是N等等，则输出频率就是输入参考频率的(N+0.25)倍，(N+0.25)项就是在四个重复周期内平均得到的，即(3*N+1*(N+1))/4。
∑Δ计算器160控制整数除法器150是执行除以N的操作，还是执行除以(N+1)的操作。在分频输出的每个周期内，与分数分割比值相对应的常量K被加到中间和中，而且无论何时，只要从这次相加中生成进位项，就可以生成一个输出脉冲。这种输出脉冲导致(N+1)除法；如果不肯定有输出脉冲出现，则除法器150除以N。如果分数分量很小，例如0.1，则进位很少生成；在这一实例中，每十个周期中只会出现一次进位，因此除法器150每提供一次(N+1)除法，就会提供九次N除法，由此产成平均(N+0.1)的除法。然而如果分数分量较大，例如0.9，则就会经常生成进位；在该实例中，每十个时钟周期内会执行九次(N+1)除法，并且只有一次N除法，由此产成平均(N+0.9)的除法。
在经过利用不同被除数的一系列整数除法来提供分数除法的过程中，会由被用于实现分数除法的该序列除法引入系统相位偏移。在九次除以N，后跟一次除以(N+1)的实例中，每次除以N时，分频输出信号就会逐渐地超前于参考信号；然后，在除以(N+1)的周期内，输出信号会被延迟一个“额外”的时钟周期，允许参考信号“追上”。可选地，∑Δ计算器160可以被配置经过环路滤波器120，对该系统相位偏移进行补偿，正如两者之间的虚线所指示的。上述的中间和提供了分频输出信号的超前或滞后量的指示，并且将其提供给环路滤波器120，或者提供给相位检测器110，以便利用本领域内的通用技术，对这种分数除法进行补偿。
系统相位偏移的纠正，以及与参考信号输入和分频器输出之间差值相对应的反馈信号的准确生成，在很大程度上要取决于被用于提供相位差值与对应于该相位差值进行校正的校正电压之间映射的元件的线性。当电路是非线性时，由于非线性效应基本上只能在较小取值范围内实现分段线性，因此与具有较小取值范围的输入信号相比，对具有较大取值范围的输入信号来说，非线性效应通常会更加明显。这样，当经过呈现出某些非线性的常规设备处理时，跨越较大范围的相位差值所引入的负面影响就会加倍。
如本领域内公知的，对于相同输出频率来说，较高的参考时钟频率会导致较好的噪声和杂散性能，以及更快的响应时间。在频域内，上述周期性“追上”对应于期望输出频率每侧的“杂散”，来自输出频率的杂散的间隔由周期性追上的频率来决定。更高参考时钟频率可以导致更高分频的输出信号。更高分频输出信号供给上述中间计数器更加频繁的递增，由此可以有效地考虑较小的累积相位偏移。例如，如果参考时钟加倍，则上述除以N的周期与所有周期之间9比10的比值就会变为18比20。然而，在这种18比20的序列中，第一个除以(N+1)的周期会出现在9个除以N的周期之后。也就是说，在整个相同时段内，∑Δ计算器160可以提供两倍的除以(N+1)命令，由此“追上”积累的系统相位误差的频率也会加倍。积累系统相位误差可以被有效地减半。根据锁相环100的配置，系统相位误差的减半可以提供噪声和杂散性能中的数倍降低。除了降低系统相位误差的幅度，使得合成器不会对上述常规元件的非线性效应过于敏感之外，更高的追上频率可以使得杂散和期望的输出频率分量之间的距离更大，由此可以使得对来自期望输出频率分量的杂散进行滤波的任务变得容易。提供较高频率参考时钟还可以增加分数除法器内可实现的分辨率。例如，在上述的每周期内的参考周期从10个增加到20个的情况下，可以把内在的分辨率从0.1(1/10)改善为0.05(1/20)。
然而提供更高参考频率参考时钟并不总是可行的。在某些应用中，EMI(电磁干扰)或RF(射频)隔离限制就排除使用较高的频率。在其它应用中，更高频率时钟系统的更高功率消耗会对可以采用的频率提供实际上限。
发明概述本发明目的在于提供具有改进噪声和杂散性能的∑Δ分数N频率合成器。本发明的另一个目的在于提供具有改进噪声和杂散性能的∑Δ分数N分频合成器，而不需要相应地增加参考时钟信号的频率。本发明的另一个目的在于提供具有改进噪声和杂散性能以及降低功耗的∑Δ分数N分频合成器。本发明的另一个目的在于提供具有改进分辨率的∑Δ分数N分频合成器。
通过提供考虑对合成频率直接进行分数除法的频率合成器，可以实现这些以及其它目的。特别是，频率合成器考虑合成频率的半周期除法。在常规∑Δ分数N频率合成器中，可控制除法器被配置，去考虑合成频率除以整数因子N或者整数因子N+1。本发明的∑Δ计算器控制半周期除法器，使合成频率可以有选择地除以整数因子N或者分数因子(N+1/2)。如果采用提供S个输出符号的更高阶∑Δ计算器，则相应地控制半周期除法器，以选择除法因子(N+s/2)，其中s可以从该组S个符号中选择。
附图简述参考附图，并且通过实例，可以更加详细地解释本发明，附图中图1说明现有技术中的∑Δ分数N频率合成器的框图实例；图2说明根据本发明的∑Δ分数N频率合成器的框图实例；图3说明现有技术中的二阶∑Δ计算器的框图实例；图4说明根据本发明的、供二阶∑Δ计算器使用的半周期除法器的框图实例；图5说明根据本发明的半周期除法器的定时框图实例；图6说明根据本发明为了达到半周期分辨率，用于选择中间时钟信号的状态框图实例。
整个附图中，相同的参考数字表示类似或相应的特征或功能。
发明详述图2说明根据本发明的∑Δ分数N频率合成器200的框图实例。利用一阶∑Δ计算器的实例，对本发明的分数N除法器240进行如下配置即当分数分量小于0.5时，压控振荡器130的输出有选择地除以N或N+1/2，或者当分数分量大于0.5时，可以选择除以N+1/2或N+1。也就是，在常规分数N除法器140中，被除数或者包括或者不包括一个额外的(+1)时钟周期。在本发明的分数N除法器240中，被除数中或者包括或者不包括额外的半(+1/2)时钟周期。通过利用被除数之间的常规选择步长的一半，系统相位误差的幅值就会被降低一半，而且周期性“追上”循环的频率(或杂散)就会加倍。为了实现这种频率加倍，提供给∑Δ计算器160的分数常量K也被加倍，由此使得上述从计算器160的中间和中得到的进位信号的出现次数加倍。(如现有技术公知的，与偶数的分数常量相比，奇数的分数常量通过减小重复，通常会提供更好的杂散性能。在优选实施例中，使用分数常量2*K+/-1来代替2*K，以提供奇数的分数常量。在此利用2*K进行说明，只是为了易于理解。)为了实现半周期除法器250，可以有选择地由来自压控振荡器130的输入信号的正沿或负沿去控制除法器250的分频输出的生成。半周期除法器250的优选实施例特别适合用于图4中给出的更高阶∑Δ计算器，随后对此进行讨论。
在上述除以(N+0.1)的实例中，通常都是由如下方式提供，即九个除以N的周期，随后跟随一个除以(N+1)的周期，本发明的频率合成器200会采用四个除以N的周期，然后跟随一个除以(N+1/2)的周期。这样得到的平均频率将是(4*N+1*(N+0.5))/5，或者如期望的N+0.1。然而应该注意，与合成器100中每十个周期返回零相比，在合成器200中，该实例的系统相位误差每五个周期就返回零(上述“追上”周期)。
以类似的方式，例如除以(N+0.75)的操作通常可以由三个除以(N+1)的周期和一个除以N的周期来提供，但是在此可以通过一个除以(N+1)的周期，然后跟随一个除以(N+1/2)的周期来提供，这样的平均频率就是(1*(N+1)+1*(N+1/2))/2，或者如期望的N+0.75。然而注意到，与合成器100中每四个周期相比，该实例中的合成器200的系统相位误差每两个周期就返回零。
类似地，除以(N+0.5)可以直接由本发明合成器200的半周期除法器250来实现，由此不会引入系统相位误差，而在常规合成器100中，除以(N+0.5)是由交替除以N和除以N+1的周期来实现的，因此会有每两个周期返回零的系统误差。或者换一种说法，本发明的合成器200的固有分辨率是常规合成器100的两倍，而且通过分数平均由近似更精细分辨率所造成的误差就会被大大降低，并且在某些情况下可以被完全消除。
对于相同的输出频率和参考时钟来说，本发明的频率合成器200中的系统相位误差周期性降低为零的出现次数是现有技术中常规频率合成器100中系统相位误差周期性降低为零的出现次数的两倍。也就是，合成器200的杂散频率是常规频率合成器100的杂散频率的两倍，而合成器200的系统相位误差的幅值是常规频率合成器100的一半。如上所述，特别是由于实际电路元素性能中存在非线性，因此系统相位误差幅值的降低可以提供多重有益的影响。又如上所述，增加的杂散频率使得杂散的位置更远离期望的输出频率，从而降低从期望输出中滤出杂散的难度。考虑到该公开阐述，这些以及其它好处对于本领域的普通技术人员来说是很明显的。
如上所述，更高阶∑Δ计算器被普遍地用于常规合成器中。图3中说明了常规二阶∑Δ计算器，而且图4中根据本发明，说明了特别适用于本发明的分数N除法器的半周期除法器的优选实施例。为了易于参考，二阶∑Δ计算器用参考项160来标识，这意味着尽管可以替代地采用本领域通用的多种不同配置当中的任意一种，但它也可以被用作图2中的∑Δ计算器160。例如∑Δ计算器160可以是一阶计算器，三阶、四阶或者更高阶的计算器等等。以类似方式，用参考项250来标识半周期除法器，意味着尽管可以替代地采用多种不同配置当中的任何一种去实现直接分数除法，但是它也可以被用作图2的半周期除法器250，考虑到该公开阐述，这对于本领域的普通技术人员来说将是很明显的。
图3现有技术中的二阶∑Δ计算器160中包括两个累加器310、320，其中每个都被配置去提供用于生成输出符号S的进位信号，它常规地被用于N+S除法器，例如图1的除法器150。如延时模块330和340指示的，每个循环内累加器310和320的现有输出被反馈形成下一循环的输入。以这种方式，在输入到第一累加器310的分数分量K的基础上，累加器310和320继续累加中间和。设置K的取值以及累加和的大小，使得可以系统地生成进位信号(对应于分频输出与期望分数输出之间的累积360度的相位偏移)，以便能够生成不同的被除数，从而提供上述的“追上”周期。求和设备350可以提供如下四种取值的输出-1、0、+1和+2。在常规频率合成器中，这种输出被提供给N+S除法器，使得来自压控振荡器的输入信号有选择地分别除以N-1、N、N+1或N+2。每个更高阶∑Δ计算器中都包括一个级连的额外累加器-时延级。
图4的半周期除法器250中包括一对除二的元素410、420，它们之间相互异相地进行操作。其中一个除二元素420的反向输出被提供给另一个除二元素410作为输入，使得可以从每个元素410、420中生成周期时钟信号，正如在图5的时序图中由被标识为A和B及其互补A-和B-的线条所示的。为了实现以半周期递增的直接分数除法，配置乘法器450，选择元素410、420的输出之一(A、A-、B或B-)作为到常规的除N计数器的输入。用信号A的正向上升沿501作为参考，到信号A的下一个上升沿502之间的跨度被解释为VCO输出信号的N个循环周期。如图所示，信号B的下一个上升沿503比信号A的上升沿延迟半个周期。当计算器160指示要求半周期的跨度时，配置乘法器450去选择信号B，或信号B-，其中每个信号都与信号A存在半个周期的偏差。跨度整数部分的确定结合所选择的信号B或B-被用于确定适当的跨度。也就是，例如可以利用整数N个跨度以及0.5的半周期滞后，或者利用整数N+1个跨度以及0.5的半周期超前(N+1-0.5)来实施跨度N+0.5。图5中所示的是一序列连续的N+0.5周期，其中乘法器45 0输出的选择顺序是A到B到A-到B-。如果要求整数跨度，则乘法器450保留现有输出信号的选择。
图6中所示的是能够被乘法器450使用，去控制信号A、A-、B、B-选择的实例状态框图。在任意时间点上，系统可以处于任意状态00、01、11或10中，分别对应于信号A、B、A-和B-的当前选择。当计算器指示完整的整数跨度时，系统保持在其当前状态中，并且整数值被设置为适当的整数。当计算器160指示跨度内的半周期分数分量时，系统变换到下一状态，由此提供半周期时段，它与适当的整数个全周期时段一起，提供所要求的跨度。每次计算器160请求具有半周期分量的跨度时，系统推进到下一状态；每次计算器请求不含半周期分量的跨度时，系统保持在当前状态。
上述仅仅说明本发明的原理。因此可以理解到，本领域的技术人员能够设想出体现本发明的原理并且处于本发明的精神实质和覆盖范围内的各种设计(尽管没有在此明确描述或给出)。例如，尽管此时本发明是在频率合成器的环境中给出的，但是其它常规地使用具有不同除数的整数除法的组合来实现间接分数除法的设备也可以从使用分数除法器中得到好处，该除法器能够提供在各个小于1的可选除数之间递增的步长，以及特别是对应于被除信号的半周期的递增步长。这种应用以及/或者其它配置都处于随后权利要求的精神实质和覆盖范围之内。
权利要求
1.一种频率合成器中包含被配置去比较第一信号与第二信号并且提供一差值信号的比较器；可操作地耦合到该比较器、被配置成在该差值信号的基础上提供第三信号的信号生成器；以及可操作地耦合到该信号生成器和比较器、被配置成对该第三信号进行分频以生成该第二信号的除法器；其特征在于该除法器被配置成在该第三信号的分数除法的基础上提供第二信号。
2.如权利要求1的频率合成器，其中分数除法对应于半周期除法。
3.如权利要求1的频率合成器，其中除法器被配置成通过从多个中间信号中选择来提供该分数除法，其中该多个中间信号中的每个中间信号都与该第三信号具有不同的相位关系。
4.如权利要求1的频率合成器，其中该除法器中包括被配置提供用于选择一除数的控制信号的增量求和计算器；以及可操作地耦合到增量求和计算器的分数除法器，它被配置成基于与该第三信号以该除数分频相对应的控制信号，通过从该多个信号中选择来提供分数除法。
5.如权利要求4的频率合成器，其中从包括至少一个具有分数分量0.5的除数在内的多个除数中选择一个除数。
6.如权利要求4的频率合成器，其中分数除法器中包括被配置在第三信号的第一相位的基础上分割第三信号、并且生成第一输出的第一除二设备，以及被配置在第三信号的第二相位的基础上分割第三信号、并且生成第二输出的第二除二设备；被配置从至少该第一输出和第二输出中选出一个选择输出的选择器；以及可操作地耦合到该选择器、被配置经过该选择输出的整数除法来实现分数除法的整数除法器。
7.如权利要求6的频率合成器，其中该第一和第二除二设备还被配置去分别提供第一互补输出和第二互补输出，以及该选择器还被配置从至少第一和第二互补输出中选出该选择输出。
8.如权利要求7的频率合成器，其中增量求和计算器对应于至少如下之一二阶增量求和计算器，以及三阶增量求和计算器。
9.如权利要求1的频率合成器，还包括可操作地耦合于比较器和信号生成器之间、被配置成对差值信号进行滤波以向信号生成器提供滤波输出的环路滤波器。
10.一种对输入信号进行分频的分数除法器，其中包含提供多个输出的多个分频设备，该多个输出的每个输出都基于与该输入信号有关的不同相位，以及可操作地耦合到该多个分频设备的选择器，它被配置提供该多个输出中的一个选择输出，以实现该输入信号的选择分数除法。
11.如权利要求10的分数除法器，其中该多个输出中的至少一个输出对应于是一个整数的第一除数；以及该多个输出中的至少一个其它输出对应于具有分数分量0.5的第二除数。
12.如权利要求10的分数除法器，还包括可操作地耦合到该选择器、被配置经过该选择输出的整数除法来实现该输入信号的该选择分数除法的整数除法器。
13.一种对输入信号分频的方法，包含生成多个中间信号，该多个中间信号中的每个中间信号都具有与该输入信号不同的相位关系；在除数的分数分量的基础上，从该多个中间信号中选出一个选择信号；以及在除数的整数分量的基础上，该选择信号除以整数值，以生成对应于该输入信号除以该除数的分频的输出信号。
14.如权利要求13的方法，其中该多个中间信号中的至少一个信号对应于0.5的除数的分数分量。
15.一种合成具有一输出频率的输出信号的方法，该输出频率是一输入信号的输入频率的分数倍，该方法包括从一组除数中确定第一除数；从该组除数中确定第二除数；在分数倍数的基础上，通过对应于该第一除数或第二除数的一个选择除数，对该输出信号进行有选择地分频，以生成一个分频信号；比较该分频信号与该输入信号，以生成一个差值信号；以及在该差值信号的基础上，生成该输出信号；其中该组除数中包括至少一个非整数除数。
16.如权利要求15的方法，其中该至少一个非整数除数具有0.5的分数分量。
17.如权利要求15的方法，其中对输出信号进行分频包括生成多个中间信号，该多个中间信号中的每个中间信号具有与该输出信号不同的相位关系；在该选择的除数的分数分量的基础上，从该多个中间信号中选出一个选择信号；以及在该选择的除数的整数分量的基础上，该选择信号除以一个整数值，以生成该分频信号。
全文摘要
本发明提供考虑对合成频率进行半周期除法的频率合成器(200)。在常规∑Δ分数N频率合成器中，配置可控制的除法器，使其考虑合成频率除以整数因子N或者整数因子N+1。∑Δ计算器(160)控制半周期除法器(250)，使得可以有选择地把合成频率除以整数因子N或分数因子(N+1/2)。如果采用高阶∑Δ计算器(160)提供S个输出符号，则相应地控制半周期除法器(250)，去选择除法因子(N+s/2)，其中s可以从一组S个符号中选择。
文档编号H03K5/00GK1462509SQ02801526
公开日2003年12月17日 申请日期2002年3月4日 优先权日2001年3月5日
发明者Y·范 申请人:菲利浦电子北美公司