专利名称：一种低噪声的占空比恢复电路的制作方法
技术领域：
本发明涉及脉冲信号占空比调制电路，尤其涉及一种用于在保持低噪声条件下恢复占空比达50%的恢复电路。
技术背景 许多电子系统需要一个占空比很好的时钟，通常需要在50%±5%以内。如图I所示，由于输入时钟来自芯片外部，可能经过较长的PCB走线，到达芯片的输入时钟信号的占空比可能会偏离50%，特别是时钟频率较高的系统。把输入时钟信号作为锁相环(PLL)的参考就可以生成一个频率与其一致的时钟，该时钟的占空比可以做到理想的50%左右。但由PLL产生的时钟信号往往会有较大的抖动，在一些应用中不能满足系统要求。在占空比的调制恢复问题上，着眼于应用该锁相环PPL的反馈信号D和参考时钟C，是能够有望做到到达芯片的输入时钟信号的占空比保持50%的。
发明内容鉴于上述现有技术存在的不足，本发明的目的是提出一种低噪声的占空比恢复电路，以获得低噪声状态下理想的50%左右的占空比。本发明目的的一种实现方案为一种低噪声的占空比恢复电路，包含上升沿对准电路和下降沿对准电路两个版本，且基于锁相环的反馈信号D和参考时钟C构成，其特征在于对于下降沿对
准，触发器的输出满足ga+1 = ￡)_g*;对于上升沿对准，触发器的输出满足Qx+1 = D*Qn +CmQn。进一步地，所述触发器的数据端预置有可切换的I或O。应用本发明的技术方案，其显著优点体现为可以将时钟的占空比恢复到理想的50%左右，同时又能保证至少有上升延或下降延中的一个具有低噪声性能，而且电路简单，成本低。
图I是传统芯片外部时钟信号经PCB走线后占空比严重偏离的示意图；图2是本发明恢复电路在下降沿对准一优选实施例的结构示意图；图3是本发明恢复电路在上升沿对准一优选实施例的结构示意图；图4是本发明恢复电路在下降沿对准一较佳实施例的结构示意图；图5是本发明恢复电路在上升沿对准一较佳实施例的结构示意图。
具体实施方式
以下便结合实施例附图，对本发明的具体实施方式
作进一步的详述，以使本发明技术方案更易于理解、掌握。本发明为调制获得低噪声的50%左右的占空比，创新提出了一种占空比恢复电路。其包含上升沿对准电路和下降沿对准电路两部分，且基于锁相环的反馈信号D和参考时钟C构成，其中该恢复电路实际有效只在上升沿对准或下降沿对准中的一个具有低噪声性能。从优选实施例的具体方案来看，如图2所示，是本发明恢复电路下降沿对准的电路示意图。其原理说明如下。锁相环的反馈信号D具有50%占空比但抖动大，锁相环的参考时钟C抖动低但占空比差。锁相环的鉴频鉴相器PFD可以使D信号和C信号的上升沿或者下降沿对准。对于下降沿对准的PFD，根据下降沿对准的要求通过真值表可计算得到逻辑公式·
ga+1 = D*QS +C^Qk。进而得到如图2所示的优选实施例电路图。通过逻辑选择电路，使
D的上升沿和C的下降沿分别控制触发器的翻转，也就是输出Q的下降沿由D决定而上升沿有C决定。如图3所示，是本发明恢复电路上升沿对准的电路示意图。其原理说明如下。锁相环的反馈信号D具有50%占空比但抖动大，锁相环的参考时钟C抖动低但占空比差。锁相环的鉴频鉴相器PFD可以使D信号和C信号的上升沿或者下降沿对准。对于上升沿对准的PFD，根据上升沿对准的要求通过真值表可计算得到逻辑公式
ρ +1 = +c。进而得到如图3所示的优选实施例电路图。通过逻辑选择电路，使
D的下降沿和C的上升沿分别控制触发器的翻转，也就是输出Q的上升沿由D决定而下降沿有C决定。再从本发明一改进的电路结构来看，如图4和图5所示。改进的电路通过在触发器数据端预置数，无需等待数据稳定，因此可以显著提高占空比恢复电路的工作频率。由于触发器输入数据由输出反馈决定，如果在时钟上升沿来到时反馈信号还没有稳定就可能导致错误状态，限制了工作频率。在数据端提前选择输出信号相反的逻辑可以消除原始版本所需的等待时间。如果输出Q为低则数据端切换为高。反之，如果输出Q为高则数据端切换为低。时钟端操作和原始版本相似，每当输出翻转立即切换到另一组输入，等待其上升沿的到来触发下一组输出翻转。综上所述可见，应用本发明的技术方案，其显著优点体现为可以将时钟的占空比恢复到理想的50%左右，同时又能保证至少有上升延或下降延中的一个具有低噪声性能，而且电路简单，成本低。
权利要求1.一种低噪声的占空比恢复电路，包含上升沿对准电路和下降沿对准电路两个版本，且基于锁相环的反馈信号D和参考时钟C构成，其特征在于对于下降沿对准，触发器的输出满足0+1 = D^Qn +C^Qx ;对于上升沿对准，触发器的输出满足gs+1 = DmQx +C ·β*。
2.如权利要求I所述的一种低噪声的占空比恢复电路，其特征在于所述触发器的数据端预置有可切换的I或O。
专利摘要本实用新型揭示了一种低噪声的占空比恢复电路，包含上升沿对准电路和下降沿对准电路两个版本，且基于锁相环的反馈信号D和参考时钟C构成，其特点为对于下降沿对准，触发器的输出满足；对于上升沿对准，触发器的输出满足。应用本实用新型的技术方案，其显著优点体现为可以将时钟的占空比恢复到理想的50%左右，同时又能保证至少有上升延或下降延中的一个具有低噪声性能，而且电路简单，成本低。
文档编号H03L7/08GK202713273SQ201120473860
公开日2013年1月30日 申请日期2011年11月24日 优先权日2011年11月24日
发明者刘扬, 应峰, 何德军, 周之栩, 牟陟 申请人:苏州思瑞浦微电子科技有限公司