专利名称：电平移位电路的制作方法
技术领域：
本发明涉及构成在不同的电源电压下动作的电路间的接口的电平移位电路。
背景技术：
现有的从低电压信号变换成高电压信号的电平移位电路中，为了固定输入数据，需要锁存输入数据的电路，另外，在切换输入数据时，因为P-MOS晶体管和N-MOS晶体管同时导通，所以N-MOS晶体管的电流能力要比P-MOS晶体管的能力大。由于需要大尺寸的N-MOS晶体管，故电平移位电路的面积就大，另外切替时的功耗也大。
图25表示现有的电平移位电路的一个例子。
该电平移位电路由靠输入侧的电路的电压VDD1动作的反相器INV1、靠输出侧的电路的电源电压VDD2动作的P沟道晶体管P1及P2、N沟道晶体管N1及N2、以及两个反相器INV2及INV3构成。
输入信号Data与N沟道晶体管N1的栅极和反相器INV1的输入连接，反相器INV1的输出和N沟道晶体管N2的栅极连接。
N沟道晶体管N1的源极与GND连接，漏极连接P沟道晶体管P1的漏极和P沟道晶体管P2的栅极，P沟道晶体管P1的源极接电源电压VDD2。
N沟道晶体N2的源极连接GND，漏极连接P沟道晶体管P2的漏极、P沟道晶体管P1的栅极、及反相器INV2的输入，P沟道晶体管P2的源极连接电源电压VDD2。
反相器INV2的输出为输入数据电平移位后的信号OUT1，它连接反相器INV3的输入，反相器INV3的输出为信号OUT1的反相信号OUT2。
在这样的构成中，输入信号Data为H电平时，晶体管N1导通，结点V11的电压下降，晶体管P2导通。又因输入信号Data的反相信号连接晶体管N2的栅极，所以晶体管N2截止。因此，结点V12变为H电平。因而信号OUT1输出L电平，信号OUT2输出H电平。
反之，输入信号Data为L电平时，晶体管N2导通，结点V12的电压下降，晶体管P1导通。又因输入信号Data为L电平，所以晶体管N1截止。由此，结点V11变为H电平。信号OUT1输出H电平，信号OUT2输入L电平。
但是，输入信号Data为H电平的状态时，结点V11为L电平，结点V12为H电平，晶体管N1导通，晶体管N2截止，晶体管P2导通，晶体管P1截止。当输入信号Data从H电平变成L电平时，晶体管N1截止，晶体管N2导通。因此，晶体管N2、P2发生正在导通的状态，晶体管N2、P2中流过贯穿电流。再为了要将结点12的电压下降至L电平，需要加大晶体管N2的晶体管尺寸。
再有，也和输入信号Data从L电平变化为H电平时一样，因贯穿电流在晶体管N1、P1中流过，并要将结点V11的电压降至L电平，故需要加大晶体管N1的晶体管尺寸。
因而，现有构成的电平移位电路功耗大，而且电路的尺寸也大。例如参照特开平11-136120号公报。
在液晶显示驱动器中，需要数量为在输出的数量上乘以位数后得到的电平移位电路。例如各按照8位输出数量为384根的液晶显示驱动器中，使用多达3072个电平移位电路。在这种使用众多的电平移位电路的应用中，存在着由于各电平移位电路中的贯穿电流造成的消耗电流增加的问题，同时还存在着由于各电平移位电路的元件尺寸大而电路面积也相应增大的问题。
本发明之目的在于提供一种在CMOS构成的电平移位电路中不产生贯穿电流、并且电路面积比现有的小的电平移位电路。
发明内容
为解决上述问题，本申请的电平移位电路是一种将以第1电压动作的数据信号变换成以比其高的第2电压动作的信号的电平移位电路，第2电压和GND电平间串联连接第1P沟道晶体管、第1N沟道晶体管及第2N沟道晶体管，所述第1P沟道晶体管的漏极与第1反相器的栅极连接，所述第1反相器的输出与第2反相器的输入连接，第2P沟道晶体管的源极与所述第2反相器的输出连接，所述第2P沟道晶体管的漏极与所述第1反相器的输入连接，
从控制电路部向所述第1P沟道晶体管的栅极、所述第2N沟道晶体管的栅极、及所述第2P沟道晶体管的栅极供给控制信号，以第1电压动作的数据信号外加在所述第1N沟道晶体管的栅极上，从所述第1反相器的输出或所述第2反相器的输出将以第2电压动作的输出信号输出。
还可以包括在所述第1反相器的栅极和所述第2反相器的输出之间插入代替所述第2P沟道晶体管的第3N沟道晶体管而构成。
又可以包括与在第1反相器的栅极和所述第2反相器的输出之间插入的所述第2P沟道晶体管并联的第3N沟道晶体管而构成。
另外也可以代替在所述第1反相器的栅极和所述第2反相器的输出之间插入的所述第2P沟道晶体管、而与所述第1反相器的栅极连接电容而构成。
再有也可以将所述第1N沟道晶体管和第2N沟道晶体管的串联部分置换成第2N沟道晶体管、再将第2N沟道晶体管的栅极连接第1电压的AND逻辑的输出，并将以第1电压动作的数据信号和控制电路部来的控制信号供给所述AND逻辑的输入侧而构成。
所述控制电路包括以所述第1电压动作的多级触发器、将所述多级触发器的各级输出作为输入来输出控制信号的数个逻辑单元组、及将从所述数个逻辑单元组输出的控制信号变换成第2电压的电路。
所述控制电路部还包括在电源接通时使所述多级触发器复位或置位的电源投入检测电路。
还有，所述多级触发器中的一部分或全部也可以用延迟元件构成。
再通过使连接所述第1P沟道晶体管的漏极和所述第1N沟道晶体管的漏极的结点的布线长度比连接第1N沟道晶体管的源极和第2N沟道晶体管的漏极的结点的配线长度来得长，从而增大寄生电容，防止由于电荷消失引起的误动作。
另外，本申请采用对于1个控制电路部具有多个电平变换部的结构，则对于将以第1电压和第1GND电平动作的信号变换成以第1电压和比第1GND电平低的第2GND电平动作的信号的电平移位电路，能使其消耗电流减少，而且电路尺寸也缩小。通过同时对多个电平变换部的输入数据进行电平变换并输出，从而控制电路部不会重复，能进一步减小面积。
根据本申请，例如即使在输入信号切换时，第1P沟道晶体管和第1N沟道晶体管、第2N沟道晶体管中也都无贯穿电流流过，因此各晶体管的尺寸能缩小。再因本申请的电平移位部的元件数量也没有增加，故电路尺寸能减小。
另外，是一种将以第1电压和第1GND电平动作的数据信号变换成以所述第1电压和比所述第1GND电平低的第2GND电平动作的信号的电平移位电路，第1电压和第2GND电平之间串联连接第1P沟道晶体管、第2P沟道晶体管、及第1N沟道晶体管，所述第2P沟道晶体管的漏极与第1反相器的栅极连接，所述第1反相器的输出与第2反相器的栅极连接，第2N沟道晶体管的漏极与所述第2反相器的输出连接，所述第2N沟道晶体管的源极与所述第1反相器的栅极连接，从控制电路部将控制信号供给所述第1P沟道晶体管的栅极、所述第1N沟道晶体管的栅极及所述第2N沟道晶体管的栅极，所述数据信号外加在所述第2P沟道晶体管的栅极上，从所述第1反相器的输出或第2反相器的输出将以第2GND电平动作的信号输出。
根据这样的构成，对于将以第1电压和第1GND电平动作的信号变换成以第1电压和比第1GND电平低的第2GND电平动作的信号的电平移位电路，能使其消耗电流减少，而且电路尺寸也能缩小。
利用本发明能够提供功耗低而电路面积减小，带锁存功能的电平移位电路。
图1为本发明的(实施形态1)的电平移位电路的构成图。
图2为同上的实施形态的动作说明图。
图3为同上的实施形态的控制电路部的构成图。
图4为同上的实施形态的控制电路部的时序图。
图5为本发明的(实施形态2)的电平移位电路的构成图。
图6为本发明的(实施形态3)的电平移位电路的构成图。
图7为本发明的(实施形态4)的电平移位电路的构成图。
图8为本发明的(实施形态5)的电平移位电路的构成图。
图9为本发明的(实施形态6)的电平移位电路的构成图。
图10为同上的实施形态的动作说明图。
图11为本发明(实施形态7)的电平移位电路的控制电路部的构成图。
图12为本发明(实施形态8)的电平移位电路的控制电路部的构成图。
图13为本发明的(实施形态9)的电平移位电路的构成图。
图14为本发明的电平移位电路的一部分即控制电路部20的其它构成图。
图15为复位信号生成电路94的第1种电路例子的构成及时序图。
图16为使用图14的控制电路部20的电平移位电路的时序图。
图17为复位信号生成电路94的第2种电路例子的构成图。
图18为复位信号生成电路94的第3种电路例子的构成图和时序图。
图19为复位信号生成电路94的第4种电路例子的构成图和时序图。
图20为复位信号生成电路94的第5种电路例子的构成图和时序图。
图21为复位信号生成电路94的第6种电路例子的构成图和时序图。
图22为复位信号生成电路94的第7种电路例子的构成图和时序图。
图23为复位信号生成电路94的第8种电路例子的构成图和时序图。
图24为复位信号生成电路94的第9种电路例子的构成图和时序图。
图25为现有的电平移位电路。
具体实施例方式
以下，根据图1～图24说明本发明的各实施形态。
(实施形态1)图1～图4表示本发明的(实施形态1)。
图1和图2表示本发明的(实施形态1)的电平移位电路。
图1中，电平移位电路由电平变换电路10和控制电路部20组成，电平变换部10包括两个P沟道晶体管MP1及MP2、两个N沟道晶体管MN1及MN2、以及两个反相器INV2及INV3。
输入信号Data为低电压的输入信号，信号OUT1、OUT2各为电平变换后的输出信号，V0、V1各为内部结点，控制信号VPA、VNB、VPC各为H电平是电源电压VDD2的控制信号。
控制电路部20的输出即控制信号VPA、VNB、VPC各与晶体管MP1、MN2、MP2的栅极连接。输入信号Data输入至晶体管MN1的栅极。
晶体管MP1的源极与比第1电源高的电压即第2电源电压VDD2连接，晶体管MP1的漏极和晶体管MN1的漏极连接，其结点为V1。晶体管MN1的源极与晶体管MN2的漏极连接，其结点为V0。晶体管MN2的源极连接VSS。
第1反相器INV2的栅极连接结点V1，第1反相器的输出连接第2反相器INV3的栅极，同时其结点还作为电平变换后的信号OUT1输出。第2反相器INV3的输出作为电平变换后的信号OUT2输出。
晶体管MP2的源极和栅极分别与信号OUT2及结点V1连接。用电源电压VDD2向第1、第2反相器INV2、INV3供电。
图2为动作示例，控制信号VPA为L电平时，晶体管MP1导通，对结点V1预充电。控制信号VPA为H电平后，控制信号VNB为H电平，输入此时的输入信号Data。在结点V1稳定后，使控制信号VPC为L电平，锁存保持输出数据。
在将该(实施形态1)电平移位电路用于液晶显示驱动器或液晶显示源极驱动器时，在液晶显示驱动器中，由于变换时数据不使用，只使用输出保持时的数据所以无问题。
更加具体的说明如下，图2中，以初始状态即控制信号VPA是H电平、控制信号VNB、VPC是低电平进行说明。晶体管MP1、MP2、MN2中，晶体管MP2导通，晶体管MP1、MN2截止。
在期间T0中，使控制信号VPC为H电平，晶体管MP2截止。
在T1期间，使控制信号VPA为L电平，晶体管MP1导通，对结点V1预充电至H电平。信号OUT1在预充电期间暂时为L电平，信号OUT2转移至H电平。
在期间T2，使控制信号VPA为H电平，晶体管MP1截止，在期间T3，使控制信号VNB为H电平，晶体管MN2导通。另外，在期间T3中，使输入信号Data的逻辑电平变化。这时，如对输入信号Data输入H电平，则结点V1就变成L电平。输入信号Data为L电平时，因晶体管MN1截止，故结点V1保持H电平。
在期间T4，如使控制信号VNB为L电平，晶体管MN2截止，使控制信号VPC为L电平，晶体管MP2导通，则变成锁存状态，保持逻辑电平。
取入期间T3的输入信号Data，在期间T4中以信号OUT1、OUT2输出取入的数据，作为具有锁存功能的电平移位电路动作。
图3表示控制电路部20。
由输入电平移位变换信号L0、将CLK作为时钟的触发器FF1、FF2、FF3、FF4；逻辑电路50、60、70组成的逻辑元件组；及电压变换电路80构成。
图4表示控制电路部20的时序图。
根据用触发器FF1、FF2、FF3、FF4将电平移位信号L0移位后的L1、L2、L3、L4，按照以下的逻辑关系vpa＝-(L2·-L3)(-L2为L2的非)vnb＝L4·-L5vpc＝L1·-L5生成信号vpa、vnb、vpc，利用图3中的电压变换电路80，将信号vpa、vnb、vpc分别变换成高压的控制信号VPA、VNB、VPC。
再通过设置使触发器FF1、FF2、FF3、FF4复位或置位的电源投入检测电路40，能防止在电源投入时电平变换部10的结点V1上在电源投入时逻辑不定的状态下产生短路或开路。
再通过使连接晶体管MP1的漏极与晶体管MN1的漏极的结点的配线长度比连接晶体管MN1的源极和晶体管MN2的漏极的结点的配线长度要长，从而增大寄生电容，防止电荷消失引起的误动作。
更具体为，图1示出的(实施形态1)的电平移位电路中，输入信号Data(低电压3V/0V)信号OVT1、OVT2电平移位后的高电压(13V/0V)控制信号VPA、VNB、VPC为高电压(13V/0V)通过按照适当的时序对控制信号VPA、VNB、VPC进行控制，不让晶体管MP1、MN2、MP2同时导通，从而能将各元件的结构简化。又能用晶体管MP2构成具有锁存功能的电平移位电路。
(实施形态2)图5表示本发明的(实施形态2)的电平移位电路，使用N沟道晶体管MN3代替图1示出的(实施形态1)的晶体管MP2，其余均同图1。
图5中，控制信号VPC的反相信号NVPC从控制电路部20输出连接晶体管MN3的栅极。通过这样，获得和图1的电路相同的动作。
(实施形态3)
图6表示本发明的(实施形态3)的电平移位电路，与图1示出的(实施形态1)中的晶体管MP2并联插入N沟道晶体管MN3，其余均同图1。
图6中，控制信号VPC的反相信号NVPC从控制电路部20输出连接晶体管MN3的栅极。由此，获得和图1的电路相同的动作。
(实施形态4)图6表示(实施形态4)的电平移位电路，在结点V1上附加电容C1，保持结点V1的电位，代替图1示出的(实施形态1)中进行锁存动作的晶体管MP2。其余均同图1。通过这样，获得和图1的电路相同的动作。
(实施形态5)图8表示(实施形态5)的电平移位电路。
该电路由电平变换部10和控制电路部20组成，将图1示出的(实施形态1)的晶体管MN1、MN2作为1个N沟道晶体管MN2，晶体管MN2的栅极上连接在输入端供给控制信号VNB和输入信号Data的AND逻辑电路AND1的输出。其余同图1。AND逻辑电路AND1用比所述第2电源电压VDD2低的第1电源电压VDD1驱动。由此，获得和图1的电路相同的动作。在第2电源电压VDD2的耐压的晶体管MN1的元件尺寸大于低电压一侧的AND逻辑电路AND1所用的元件时，对于减小电路面积是相当有效的。
(实施形态6)图9表示(实施形态6)的电平移位电路。
是一种电源电压VDD公用、GND电平不同的电平移位电路。和图1示出的(实施形态1)的构成相反，为VDD和GND、P沟道晶体管和N沟道晶体管上下颠倒，从控制电路20分别输出的各控制信号NVNB、NVPA、NVPC连接晶体管MP11、MN11、MN12的栅极。以低电压(第1电源电压VDD1)和第1GND电平动作的输入信号Data输入至晶体管MP12的栅极，L电平变换成第2GND电平，作为信号OUT1、OUT2输出。
图10为图9的动作示例。
控制信号NVPA为H电平时晶体管MN11导通，结点V1放电。使控制信号NVPA为L电平后，使控制信号NVNB为低电平，输入此时的输入信号Data。在结点V1稳定后，使控制信号NVPC为H电平，则锁存保持输出数据。
更具体为，在图10中，设初始状态是控制信号NVPA为L电平、控制信号NVNB为H电平、控制信号NVPC为H电平进行说明。
晶体管MP11、MN11、MN12中，晶体管MN12导通，晶体管MP11、MN11截止。在期间T0，使控制信号NVPC为L电平，将晶体管MN12截止。
在T1期间，使控制信号NVPA为H电平，晶体管MN11导通，结点V1放电到L电平。信号OUT1在放电期间暂时为H电平，信号OUT2转移至L电平。
然后，在期间T2，使控制信号NVPA为L电平，晶体管MN11截止，在期间T3，使控制信号NVNB为L电平，晶体管MP11导通。另外，在期间T3中，输入信号Data的逻辑电平变化。这时，如对输入信号Data输入L电平，则结点V1变成H电平。输入信号Data为H电平时，因晶体管MP12截止，所以结点V1保持L电平。
期间T4中，控制信号NVNB变成H电平，晶体管MP11截止，控制信号NVPC为H电平，晶体管MN12导通。这样，变成锁存状态，保持逻辑电平。
取入期间T3的输入信号Data，在T4期间中将取入的数据作为信号OUT1、OUT2输出，作为有锁存功能的电平移位电路而动作。
(实施形态7)图11为表示(实施形态1)的电平移位电路中的控制电路部20的别的示例，生成控制信号VPA、VNB、VPC。
输入电平变换信号L0，使用延迟元件Delay1、Delay3、Delay4代替图3的触发器FF1、FF3、FF4。其余同图3。
根据这一构成，能够利用与CLK无关的延迟元件Delay1、Delay3、Delay4的延迟时间的值来设定T0、T2、T3的期间。
由此，电源投入时，即使没有时钟也与触发器FF2的输出值无关，仍能防止电平变换部的结点V1的开路或短路。
还有，其它实施形态的控制电路部20也能和(实施形态7)同样地将触发电路的一部分置换成延迟元件。
(实施形态8)图12为表示(实施形态1)的电平移位电路中的控制电路部20的别的示例，生成控制信号VPA、VNB、VPC。再通过将图11的触发器FF2置换成延迟元件Delay2能不受时钟的时序限制进行动作。
具体来说，在前面的实施形态图3和图4的场合，由于数据变换需要4个时钟期间，故在不满4个时钟而想进行变换时，通过如该(实施形态8)那样用延迟元件产生时序从而能与此对应。另外，通过适当选定延迟元件Delay1～4的延迟值，就能将预充电时间、放电时间设计成合适的时间。
还有，其它实施形态的控制电路部20也能和本(实施形态8)一样，将全部触发器置换成延迟元件。
(实施形态9)图13表示本发明的(实施形态9)的电平移位电路。
该构成中，将来自1个控制电路部20的控制信号供给多个电平变换部111、112、…、11n。
例如，如液晶显示驱动器那样，在使用几千个电平移位电路、而且它们的电平变换动作为同一时序的情况下，通过用一个控制电路部控制多个电平移位电路，就能力求减小电路面积。
(实施形态10)图14表示本发明的(实施形态10)的电平移位电路的一部分即控制电路部20。图14的控制电路部20可以和图1的电平移位电路中的控制电路部20置换。
图1示出的电平移位电路中，仍然担心因电源投入时的初始状态的控制信号VPA、VNB、VPC的状态而在电平变换部10中会流过贯穿电流，但图14示出的控制电路部20中，在构成逻辑元件组的逻辑电路50、60、70的输出和电压变换电路80的输入之间追加了初始化电路90。又追加复位信号生成电路94。
初始化电路90由构成逻辑元件组的逻辑电路91、92、93构成。逻辑电路50的输出信号和来自所述复位信号生成电路94的作为电压初始化控制信号的控制信号B供给逻辑电路91的输入。逻辑电路91的输出信号供给逻辑电路92、93中的一端输入，而逻辑电路60的输出信号供给逻辑电路92中的另一端输入，逻辑电路70输出信号供给逻辑电路93中的另一端输入。
产生控制信号B的所述复位信号生成电路94的第1种电路例子的构成如图15(a)所示。
复位信号生成电路94由多个缓冲器95a～95n串联连接成的延迟手段120和D触发器97构成，第1级缓冲器95a的栅极连接产生第1电源电压VDD1的电源线，从末级缓冲器95n的输出得到使电源上升延迟以确保复位期间的电源接通信号96，用于触发器97的复位。
触发器97的数据端子D连接产生第1电源电压VDD1的电源线，控制信号A供给触发器97的时钟端子CK。这里，控制信号A为逻辑电平变化比使第1电源电压VDD1延迟的电源接通信号96还延迟的信号。控制信号B从触发器97的输出Q上产生。图15(b)表示时序图。
这样，第1电源电压VDD1开始上升至所述电源接通信号96产生的期间C为触发器97的复位期间。触发器97的复位被解除后，控制信号B也一直保持L电平，直至控制信号A产生，当控制信号A在时刻E上升时，触发器97的输出Q初次上升。即，具有使用该图15(a)示出的复位信号生成电路94的控制电路部20的电平移位电路如图16示出的时序图那样动作，从电源投入后到控制信号A的最初上升的期间，可靠地把控制信号B复位在L电平，控制电路部20输出的控制信号VPA、VNB、VPC稳定在复位状态下。
由于采用这样的构成，在使用本电平移位电路的液晶显示驱动器等中，能期望在电源投入时与从控制器输入控制电路部20的时钟CLK和电平移位变换信号L0的输入次序无关而进行稳定的电平变换动作。
复位信号生成电路无论采用图17～图24示出的第2种电路例子～第9种电路例子的哪一种，都能在电源投入时使控制信号VPA、VNB、VPC复位并稳定。
复位信号生成电路94的第2种电路例子图17表示第2种电路例子。如将其与图15(a)比，仅在追加“与”门98这一点上不同。缓冲器95n的输出和第1电源电压VDD1供给“与”门98的输入，“与”门98的输出作为电源接通信号96将触发器97复位。
复位信号生成电路94的第3种电路例子图18(a)表示第3种电路例子。它是将第1电源电压VDD1加在将栅-漏之间连接的P沟道晶体管99和电阻100的串联电路上，将从P沟道晶体管99和电阻100的连接点101通过缓冲器102的信号作为电源接通信号96使触发器97复位。图18(b)表示时序图。这时，用电源投入后的控制信号A的最初的前沿使控制信号B从L电平变成H电平。
还有，第1电源电压VDD1加在P沟道晶体管99和电阻100的串联电路上，尽管这是与所述第1电源电压对应的电源电压，也能同样地实施。
复位信号生成电路94的第4种电路例子。
图19(a)表示第4种电路例子。本例中使用具有迟滞特性的缓冲器103作为第3种电路例子的缓冲器102，仅在这一点上有所不同。图19(b)表示时序图。这时，用电源投入后控制信号A的最初的前沿使控制信号B从L电平变成H电平。
复位信号生成电路94的第5种电路例子图20(a)表示第5种电路例子。此前的第1种电路例子～第4种电路例子是使用D触发器97，但本电路例子中使用RS触发器104。触发器104的复位输入R接产生第1电源电压VDD1的电源线，控制信号A供给触发器104的置位输入S，将从触发器104的输出Q输出的通过缓冲器105的信号作为控制信号B。图20(b)表示时序图。这时，用电源投入后的控制信号A的最初的前沿使控制信号B从L电平变成H电平。
还有，是从缓冲器105的输出将控制信号B输出，但也能将触发器104的输出Q的信号作为控制信号B。
复位信号生成电路94的第6种电路例子图21(a)表示第6种电路例子。此前的第1种电路例子～第5种电路例子只用第1电源电压VDD1的低压电源系统构成，而本第6种电路例子及第9种电路例子中是由低压系统和使用第2电源电压VDD2的中等耐压电源系统之组合而构成。
图21(a)由用P沟道晶体管106和N沟道晶体管107的串联电路组成的第1反相器108、用P沟道晶体管109和N沟道晶体管110的串联电路组成的第2反相器111、及触发器97构成。
晶体管106、109的源极以及触发器97的数据输入D连接产生第1电源电压VDD1的电源线。晶体管107、110的源极连接第1电源电压VDD1的基准电压VSS1。第1反相器108的输入连接产生第2电源电压VDD2的电源线，第1反相器108的输出112连接第2反相器111的输入。
第2反相器111的输出信号作为电源接通信号96将触发器97复位。控制信号A供给触发器97的时钟端子CK，将触发器97的输出Q的信号作为控制信号B。图21(b)表示时序图。这时，第1电源电压VDD1上升后，直至第2电源电压VDD2上升为止成为复位期间C，用电源投入后的控制信号A的最初的前沿使控制信号B从L电平变成H电平。
还有，第1电源电压VDD1加在第1、第2反相器108、111上，尽管它是与所述第1电源电压对应的电源电压，也能同样地实施。
复位信号生成电路94的第7种电路例子图22(a)表示第7种电路例子。使用逻辑电路113代替第6种电路例子中的第2反相器111，仅在这一点上有所不同。取逻辑积的非的逻辑电路113中的一端输入连接产生第1电源电压VDD1的电源线。逻辑电路113中的另一端输入连接第1反相器108的输出112。
然后，将逻辑电路113的输出信号作为电源接通信号96使触发器97复位。图22(b)表示时序图。这时，在第1电源电压VDD1上升后，至第2电源电压VDD2上升为止成为复位期间C，用电源投入后的控制信号A最初的前沿使控制信号B从L电平变成H电平。
还有，第1电源电压VDD1加在第1反相器108上，尽管它是与所述第1电源电压对应的电源电压，也能同样地实施。
复位信号生成电路94的第8种电路例子。
图23(a)表示第8种电路例子。该例为二极管114和电阻115串联连接，二极管114的阴极连接产生第2电源电压VDD2的电源线，将电阻115的与二极管114的阴极的连接点相反一侧连接产生第1电源电压VDD1的电源线，利用从二极管114和电阻115的连接点116通过缓冲器102的电源接通信号96将触发器97复位。触发器97的数据输入D连接产生第1电源电压VDD1的电源线，控制信号A供给触发器97的时钟输入CK，从触发器97的输出Q得到控制信号B。图23(b)示出时序图。这时，第1电源电压VDD1上升后，至第2电源电压VDD2上升为止成为复位期间C，用电源投入后的控制信号A最初的前沿使控制信号B人L电平变成H电平。
复位信号生成电路94的第9种电路例子图24(a)表示第9种电路例子。该例为将第8种电路例子中的二极管114和电阻115的串联电路替换成电阻117、118的串联电路，同时将电阻117、118的串联电路的另一端连接第2电源电压VDD2的基准电位VSS2，将从电阻117和电阻118间的连接点通过缓冲器102的信号作为电源接通信号96将触发器97复位。触发器97的数据输入D连接产生第1电源电压VDD1的电源线，控制信号A供给触发器97的时钟输入CK，从触发器97的输出Q得到控制信号B。图24(b)表示时序图。这时，至第2电源电压VDD2上升为止成为复位期间C，用电源投入后的控制信号A最初的前沿使控制信号B从L变成H电平。
还有，第2电源电压VDD2加在电阻117、118的串联电路上，尽管它是与所述第2电源电压对应的电源电压，也能同样地实施。
利用本发明的电平移位电路，能提供一种功耗小、而且能减小电路面积的带锁存功能的电平移位电路，能用于液晶显示装置的液晶显示驱动器或液晶显示源极驱动器的电平移位电路。
权利要求
1.一种电平移位电路，其特征在于，是将以第1电压(VDD1)动作的输入信号(Data)变换成以比其高的第2电压(VDD2)动作的信号的电平变换电路，第2电压(VDD2)和GND电平(VSS)间串联连接第1P沟道晶体管(MP1)、第1N沟道晶体管(MN1)、及第2N沟道晶体管(MN2)，所述第1P沟道晶体管(MP1)的漏极与第1反相器(INV2)的栅极连接，所述第1反相器(INV2)的输出与第2反相器(INV3)的输入连接，第2P沟道晶体管(MP2)的源极与所述第2反相器(INV3)的输出连接，所述第2P沟道晶体管(MP2)的漏极与所述第1反相器(INV2)的输入连接，从控制电路部(20)向所述第1P沟道晶体管(MP1)的栅极、所述第2N沟道晶体管(MN2)的栅极、及所述第2P沟道晶体管(MP2)的栅极供给控制信号(VPA、VNB、VPC)，以第1电压(VDD1)动作的输入信号(Data)外加在所述第1N沟道晶体管(MN1)的栅极上，从所述第1反相器(INV2)的输出或所述第2反相器(INV3)的输出将以第2电压(VDD2)动作的输出信号(OUT1、OUT2)输出。
2.如权利要求1所述的电平移位电路，其特征在于，包括在所述第1反相器(INV2)的栅极和所述第2反相器(INV3)的输出之间插入的代替所述第2P沟道晶体管(MP2)的第3N沟道晶体管(MN3)。
3.如权利要求1所述的电平移位电路，其特征在于，包括与在第1反相器(INV2)的栅极和所述第2反相器(INV3)的输出之间插入的所述第2P沟道晶体管(MP2)并联的第3N沟道晶体管(MN3)。
4.如权利要求1所述的电平移位电路，其特征在于，代替在所述第1反相器(INV2)的栅极和所述第2反相器(INV3)的输出之间插入的所述第2P沟道晶体管(MP2)，与所述第1反相器(INV2)的栅极连接电容(C1)。
5.如权利要求1至4中任一项所述的电平移位电路，其特征在于，将所述第1N沟道晶体管(MN1)和第2N沟道晶体管(MN2)的串联部分只置换成第2N沟道晶体管(MN2)，第2N沟道晶体管(MN2)的栅极连接第1电压(VDD1)的AND逻辑(AND1)的输出，以第1电压(VDD1)动作的输入信号(Data)和控制电路部(20)来的控制信号(vnb)供给所述AND逻辑(AND1)的输入侧。
6.如权利要求1所述的电平移位电路，其特征在于，所述控制电路部(20)包括以所述第1电压(VDD1)动作的多级触发器(FF1～FF4)、将所述多级触发器(FF1～FF4)的各级输出作为输入并输出控制信号(vpa、vnb、vpc)的逻辑单元组(50、60、70)、及将从所述逻辑单元组(50、60、70)输出的控制信号(vpa、vnb、vpc)变换成对应的第2电压(VDD2)的电压变换电路(80)。
7.如权利要求6所述的电平移位电路，其特征在于，所述控制电路部(20)包括在电源投入时使所述多级触发器(FF1～FF4)复位或置位的电源投入检测电路(40)。
8.如权利要求6所述的电平移位电路，其特征在于，所述多级触发器(FF1～FF4)中的至少一部分用延迟元件(Delay1～Delay4)构成。
9.如权利要求1所述的电平移位电路，其特征在于，使连接所述第1P沟道晶体管(MP1)的漏极和所述第1N沟道晶体管(MN1)的漏极的结点的配线长度比连接第1N沟道晶体管(MN1)的源极和第2N沟道晶体管(MN2)的漏极的结点的配线长度来得长。
10.一种电平移位电路，其特征在于，是将以第1电压(VDD1)和第1GND电平(VSS1)动作的输入信号(Data)变换成以所述第1电压和比所述第1GND电平低的第2GND电平(VSS2)动作的信号的电平移位电路，第1电压(VDD1)和第2GND电平(VSS2)之间串联连接第1P沟道晶体管(MP11)、第2P沟道晶体管(MP12)、及第1N沟道晶体管(MN11)，所述第2P沟道晶体管(MP12)的漏极与第1反相器(INV4)的栅极连接，所述第1反相器(INV4)的输出与第2反相器(INV5)的栅极连接，第2N沟道晶体管(MN12)的漏极与所述第2反相器(INV5)的输出连接，所述第2N沟道晶体管(MN12)的源极与所述第1反相器(INV4)的栅极连接，从控制电路部(20)将控制信号(NVNB、NVPA、NVPC)供给所述第1P沟道晶体管(MP11)的栅极、所述第1N沟道晶体管(MN11)的栅极及所述第2N沟道晶体管(MN12)的栅极，所述输入信号(Data)外加在所述第2P沟道晶体管(MP12)的栅极上，从所述第1反相器(INV4)的输出或所述第2反相器(INV5)的输出将以第2GND电平(VSS2)动作的信号(OUT1、OUT2)输出。
11.如权利要求1或10所述的电平移位电路，其特征在于对于1个控制电路部有多个电平变换部。
12.一种液晶显示驱动器，其特征在于，具有如权利要求1或10所述的电平移位电路。
13.一种液晶显示源极驱动器，其特征在于，具有如权利要求1或10所述的电平移位电路。
14.如权利要求6所述的电平移位电路，其特征在于，所述控制电路部(20)包括将从所述逻辑单元组(50、60、70)输出的所述控制信号作为根据电压初始化控制信号(B)初始化后的控制信号输出的初始化电路(90)，所述电压变换电路(80)将在初始化电路(90)的输出产生的控制信号(vpa、vnb、vpc)变换成以所述第2电压(VDD2)动作的控制信号(VPA、VNB、VPC)。
15.如权利要求14所述的电平移位电路，其特征在于，设置在检测出所述第1电压(VDD1)的前沿后、产生被置位的所述电压初始化控制信号(B)的复位信号生成电路(94)，其构成为根据在复位信号生成电路(94)的输出产生的所述电压初始化控制信号(B)而所述初始化电路(90)相应输出所述初始化后的控制信号。
16.如权利要求14所述的电平移位电路，其特征在于，设置在检测出所述第1电压(VDD1)和所述第2电压(VDD2)的前沿后、产生被置位的所述电压初始化控制信号(B)的复位信号生成电路(94)，其构成为根据在复位信号生成电路(94)的输出产生的所述电压初始化控制信号(B)而所述初始化电路(90)相应输出所述初始化后的控制信号。
17.如权利要求15所述的电平移位电路，其特征在于，所述复位信号生成电路(94)包括使所述第1电压(VDD1)的前沿延迟输出的由缓冲器组成的延迟手段(120)；及将所述第1电压(VDD1)作为输入、将所述延迟手段(120)的输出对复位端输入、将按照比所述第1电压(VDD1)的前沿延迟的时序而上升的控制信号(A)对时钟端输入的触发器(97)，从所述触发器(97)的输出(Q)将所述电压初始化控制信号(B)输出。
18.如权利要求15所述的电平移位电路，其特征在于，所述复位信号生成电路(94)包括使所述第1电压(VDD1)的前沿延迟输出的由缓冲器组成的延迟手段(120)；取所述第1电压(VDD1)和所述延迟手段(120)的输出的“与”运算的逻辑元件(98)；及将所述第1电压(VDD1)作为输入、将所述逻辑元件(98)的输出对复位端输入、将按照比所述第1电压(VDD1)的前沿延迟的时序而上升的控制信号(A)分时钟端输入的触发器(97)，从所述触发器(97)的输出(Q)将所述电压初始化控制信号(B)输出。
19.如权利要求15所述的电平移位电路，其特征在于，所述复位信号生成电路(94)包括串联连接将栅一漏极之间连接的P沟道晶体管(99)和电阻(100)、并外加第1电源(VDD1)或与第1电源(VDD1)对应的电源的串联电路；输入与所述P沟道晶体管(99)和电阻(100)的连接点(101)连接的缓冲器(102)；及将所述第1电压(VDD1)作为输入、将所述缓冲器(102)的输出对复位端输入、并将按照比所述第1电压(VDD1)的前沿延迟的时序而上升的控制信号(A)对时钟端输入的触发器(97)，从所述触发器(97)的输出(Q)将所述电压初始化控制信号(B)输出。
20.如权利要求15所述的电平移位电路，其特征在于，所述复位信号生成电路(94)包括串联连接将栅一漏极之间连接的P沟道晶体管(99)和电阻(100)、并外加第1电源(VDD1)或与第1电源(VDD1)对应的电源的串联电路；输入与所述P沟道晶体管(99)和电阻(100)的连接点(101)连接的有迟滞作用的缓冲器(103)；将所述第1电压(VDD1)作为输入、将所述缓冲器(103)的输出对复位端输入、并将按照比所述第1电压(VDD1)的前沿延迟的时序而上升控制信号(A)对时钟端输入的触发器(97)，从所述触发器(97)的输出(Q)将所述电压初始化控制信号(B)输出。
21.如权利要求15所述的电平移位电路，其特征在于，所述复位信号生成电路(94)具有将所述第1电压(VDD1)作为复位的输入、并将按照比所述第1电压(VDD1)的前沿延迟的时序而上升的控制信号(A)作为置位的输入的RS触发器(104)，从所述RS触发器(104)的输出(Q)的一侧将所述电压初始化控制信号(B)输出。
22.如权利要求16所述的电平移位电路，其特征在于，所述复位电路生成电路(94)包括将所述第2电压(VDD2)作为输入、设置在所述第1电压(VDD1)或与所述第1电压对应的电源和接地(VSS1)之间的第1反相器(108)；将所述第1反相器(108)的输出作为输入、设置在所述第1电压(VDD1)或与所述第1电压对应的电源和接地(VSS1)之间的第2反相器(109)；将所述第1电压(VDD1)作为输入、将所述第2反相器(109)的输出对复位端输入、并将按照比所述第1电压(VDD1)的前沿延迟的时序而上升的控制信号(A)对时钟端输入的触发器(97)，从所述触发器(97)的输出(Q)将所述电压初始化控制信号(B)输出。
23.如权利要求16所述的电平移位电路，其特征在于，所述复位信号生成电路(94)包括将所述第2电压(VDD2)作为输入、设在所述第1电压(VDD1)或与所述第1电压对应的电源和接地(VSS1)之间的反相器(108)；取所述第1电压(VDD1)和所述反相器(108)的输出的逻辑积的非的逻辑元件(113)；及将所述第1电压(VDD1)作为输入、将所述逻辑元件(113)的输出对复位端输入、并将按照比所述第1电压(VDD1)的前沿延迟的时序而上升的控制信号对时钟端输入的触发器(97)，从所述触发器(97)的输出(Q)将所述电压初始化控制信号(B)输出。
24.如权利要求16所述的电平移位电路，其特征在于，所述复位信号生成电路(94)包括设置在所述第2电压(VDD2)和所述第1电压(VDD1)之间的二极管(114)和电阻器(115)的串联电路；将从所述二极管(114)和电阻(115)的连接点输出的信号(116)与输入侧连接的缓冲器(102)；及将所述第1电压(DVV1)作为输入将所述缓冲器(102)的输出对复位端输入、并将按照比所述第1电压(VDD1)的前沿延迟的时序而上升的控制信号(A)对时钟端输入的触发器(97)，从所述触发器(97)的输出(Q)将所述电压初始化控制信号(B)输出。
25.如权利要求16所述的电平移位电路，其特征在于，所述复位信号生成电路(94)包括设置在所述第2电压(VDD2)或与所述第2电压对应的电源和接地(VSS2)之间的第1、第2电阻(117、118)的串联电路；将从所述第1电阻(117)和第2电阻(118)的连接点输出的信号(119)连接输入侧的缓冲器(102)；及将所述第1电压(VDD1)作为输入、将所述缓冲器(102)的输出对复位端输入、并将按照比第1电压(VDD1)延迟的时序而上升的控制信号(A)对时钟端输入的触发器(97)，从所述触发器电路(97)的输出(Q)将所述电压初始化控制信号(B)输出。
全文摘要
在带锁存功能的电平移位电路中，为了切断输入级的贯穿电流，通过设置在预充电期间导通的预充电用PMOS晶体管MP1、在数据输入期间输入数据并放电的NMOS晶体管MN1、及在电平移位后保持数据的晶体管MP2，从而各晶体管能以最小的电平构成。又因该电平移位电路具有锁存功能，所以能省去锁存输入数据的电路，能减小电路面积。
文档编号H03K17/16GK1622463SQ20041009564
公开日2005年6月1日 申请日期2004年11月26日 优先权日2003年11月28日
发明者田中启司, 皿井修, 种村文法, 伊达义人, 铃木润 申请人:松下电器产业株式会社