专利名称：低压高速ttl与非门电路及其提高运行速度的方法
技术领域：
本发明是一种双极型集成电路，具体地说是一种TTL与非门电路，属于集成电路技术领域。
背景技术：
集成电路可分为逻辑集成电路和线性集成电路两大类，前者又称为数字集成电路，用于计算机，数字通信，数字仪表，数控机床等，后者用于线性放大。此外，集成电路又分为双极型集成电路和MOS集成电路。双极型电路以高速度见长，MOS电路则以低功耗著称，二者相互补足，缺一不可。双极型集成电路有TTL和ECL等，TTL电路除用在小规模集成电路和中规模集成电路外，还按双极型门阵列形式用在双极型专用集成电路中，还用于系统可编程ISP(IN SYSTEM PROGRAMMABILOTY)高密度PLD的ISPLSI中，ISPLSI器件彻底改变了传统的数字电路设计方法。在软件的支持下，它能自由地在其内部生成各种TTL系列中的小规模IC块的性能创造出中小规模IC所没有的性能全新的规模更加大的逻辑电路。
现有技术和存在问题现在集成电路的集成度不断提高，越来越多的产品向高速化、小型化、便携式、低功耗方向发展，电源电压从5V向3.3V，甚至降低到更低的电压。但是随着集成电路集成度的不断提高，电路密度增加，双极晶体管尺寸缩小，由此产生击穿等问题，所以电源电压也要相应降低[5]，由此出现低压逻辑器件。另外，便携式电子设备要求使用电池供电，体积小和高速低功耗的单电池供电的器件正符合这个发展趋向，有广泛应用前景。所以过去5年里低压逻辑器件的增长超过500％，全球市场总计达5.72亿美元，至少有10家供应商在争夺这一市场。低压逻辑器件作为后起之秀，产量已占全球逻辑器件市场份额的25％。据预测，在未来5年其市场份额将接近全球逻辑器件的50％。
常规TTL与非门电路图1和图2所示的常规74/54序列TTL与非门电路，工作电压为5V，按虚线左右划分，虚线左边为逻辑级和右边为输出级。图1和图2逻辑级中T1到T3的耦合是集电极-基极耦合(简称为集-基耦合)，即输入信号通过T1的集电极耦合到T3的基极。图1中T3的基极连接一个有源泄放回路，如图4所示。图2中T2的基极连接一个有源泄放电阻R4。有源泄放回路和泄放电阻R4的一端接T2的基极，另一端固定接地。
因为退饱和时间ts是决定速度的主要因素，而ts与基区和集电区多余存储电荷有关，为减少基区和集电区多余存储电荷，一般按图3所示的方式在三极管的基极和集电极之间接上一个肖特基势垒二极管SBD，形成抗饱和三极管，从而将图2变为图1。抗饱和三极管降低饱和深度，大大减少多余存储电荷。但不能完全消除多余存储电荷，所以图1中还要有一个有源泄放回路(即由T4，R3和R4组成)，代替图2中泄放电阻R4，示如图4。有源泄放回路在退饱和期间为低阻，产生由基极抽出的泄放电流，加速退饱和，使退饱和时间ts降低。这种提高速度的方法是通过减少每一管的退饱和时间来实现的，到目前为至TTL全都采用这一常规方法。传统方法是先局部后整体的方式。首先研究单个三极管，通过提高单个三极管的速度来提高整个电路的速度，所以管的退饱和时间成为提速障碍的主要因素。
双极型电路一直用于很多高速电路中，未来很长时间将保持这种优势，然而仍存在一些固有问题较大的饱和存储时间和功耗。双极型电路中TTL的退饱和时间ts是决定速度的主要因素，74/54系列TTL门电路的平均传输延迟时间tpd大于1.5ns。工作于1.5V且tpd小于1ns的TTL门电路尚未发现。
发明内容
本发明目的是公开一种低压高速TTL与非门电路及其提高运行速度的方法，工作电压为1.5伏，将TTL门电路的速度提高，达到tpd小于0.4ns，进一步还可降到tpd＝0.2ns，甚至更小。不仅用于双极电路工艺制成的TTL与非门电路和相应的集电极开路与非门，和用于由该门组成的与或非门，触发器和计数器，还用于双极型门阵列中的逻辑元件，以及用于双极型PLD中。
本发明一种低压高速TTL与非门电路及其提高运行速度的方法，工作电压为1.5伏，其电路的组成包括逻辑级和输出级两部分。逻辑级部分的输入x1、x2和输出b2之间是‘与’关系，输出级部分的输入b2和输出y之间是非关系。其中输出级就是三极管Q2射极接地的反相器，Q2集电极有负载电阻Rc2，Q2的基极b2与上述b2是同一点。逻辑级部分由多射管Q1，射极跟随器Q3和浮动泄放管Q4构成。输入信号x1、x2接到多射管Q1的两个发射极，因多射管Q1的基极b1连接到射极跟随器Q3的基极；所以Q1的射极输入信号经Q1的基极耦合到Q3的基极，形成基-基耦合，耦合到Q3的基流通过Q3管电流放大后，再从Q3的射极输出到反相器Q2的基极b2。浮动泄放管Q4的射极和集电极分别接到Q1的集电极c1和Q2的基极b2，而Q1和Q4的基极分别通过各自的基极偏流电阻接到1.5V电源。
上述一个多发射极管Q1可用二个基极相连和二个集电极相连的二个三极管Q11和Q12的等效电路代替。除输出级三极管Q2可用抗饱和三极管外，逻辑级所有三极管都不用抗饱和三极管。
本发明所述的浮动泄放管Q4可以用浮动泄放电阻Rb2代替。一个多发射极管Q1的发射极数可大于2，或一个多发射极管Q1可用各个基极相连和各个集电极相连的2个以上的多个三极管(Q11，Q12，Q13，…Q1k，k＞2)的等效电路代替。
本发明所述的输出级三极管Q2集电极的负载电阻Rc2可以用高fT的纵向PNP管Q5代替，Q5的基极连接Q2的基极，Q5的集电极连接Q2的集电极，Q5的射极连接到1.5V电源。
本发明所述的低压高速TTL与非门电路提高运行速度的方法，该方法是(一)采用基-基耦合方式，多射管Q1的射极输入信号经Q1的基极耦合到射极跟随器Q3的基极，并产生Q3的基极电流，由此形成基-基耦合方式，这是避免多射管Q1退饱和影响，实现快速追赶输入条件之一。
(二)采用浮动泄放管Q4，浮动泄放管Q4的集电极一端接Q2的基极b2，Q4的射极一端接多射管Q1(或Q11和Q12)的集电极c1，集电极c1电位是在Q2的开启电位VT2上下变化的或浮动的，不是固定电位。浮动泄放管Q4对提高运行速度起很大作用①在Q2截止过程，当c1电位降到低于VT2时，Q4提供低阻泄放通路，Q4导通电阻可选得很低，由此产生很大的Q2基极反向抽出电流，加速输出级的截止。
②在Q2导通过程，当c1电位升到高于VT2时，Q4管的射流很快降为接近0，一方面阻止由多射管Q1(或Q11和Q12)集电极c1到Q2基极b2或Q3的射极的通路，使多射管饱和状态不影响其它部分，另一方面因通路阻止而使多射管Q1基流减少，从而增加射极跟随器Q3基流，因Q3射流是Q3基流的β倍，由此产生很大的Q3射流，也即产生Q2基极的很大的正向驱动电流，加速输出级的导通。
可用浮动泄放电阻Rb2代替浮动泄放管Q4，其提高运行速度效果略次于浮动泄放管Q4。
(三)逻辑级中有一个射极跟随器Q3，Q3不存在饱和状态，逻辑级所有三极管都不是抗饱和三极管，并且不需要用抗饱和三极管。当Q1基极b1电位上升时，因为多射管Q1对Q3的耦合是基-基耦合，射极跟随器放大倍数为1，即Q3的射极输出b2的变化量和多射管Q1基极b1的变化量相同，于是c1的变化量和b2变化量几乎相同，由此可见，内部所有各点b1，c1和b2的变化量几乎相同，各点间相对变化极小。因为多余存储电荷绝大部分在基区和集电区，发射区极少，而b1，c1和b2各点间相对变化极小，所以对处饱和状态的三极管仍可维持其状态，可以在不退饱和情况下提高逻辑级的速度。
上述三特点使逻辑级部分形成为内部元件相互不可分割的有反馈的整体电路结构，称此为反馈追赶和浮动式逻辑级电路。基于这一方法，工作电压为1.5V的低压高速TTL与非门电路平均传输延迟时间tpd一般小于0.4ns，可达到0.2ns或更小。
图1.为本发明已有技术74/54系列TTL与非门之一电路图。
图2.为本发明已有技术74/54系列TTL与非门之二电路图。
图3.为本发明图1的肖特基三极管电路图。
图4.为本发明图1的泄放回路电路图。
图5.多射管电路图。
图6.为本发明1.5伏TTL与非门之一电路图。
图7.为本发明1.5伏TTL与非门之二电路图。
图8.为本发明1.5伏TTL与非门之三电路图。
图9.为本发明1.5伏TTL与非门之四电路图。
图10.与非门图6的计算机模拟波形之一，有Vx1，Vx2，Vy，Vb1，Vc1和Vb2共六个分图。
图11.对图6放大的波形，有Vx1，Vx2，Vy，Vb1，Vc1和Vb2共六个分图。
图12.对图11再放大的波形，有Vx1，Vx2，Vy，Vb1，Vc1和Vb2共六个分图。
图13.与非门图6的计算机模拟波形之二，有Vb1-Vc1，Vb1-Vb2，Vb2-Vc1，Vc1-Vx1，Vc1-Vx2和<Vx1，Vx2，Vy>共六个分图。
图14.对图13放大的波形之一，有Vb1-Vc1，Vb1-Vb2，Vb2-Vc1，Vc1-Vx1，Vc1-Vx2和<Vx1，Vx2，Vy>六个分图。
图15.与非门图6的计算机模拟波形之三，有Ib2，-Ie3，-Ic4，Ie4，Ie11和<Vx1，Vx2，Vy>共六个分图。
图16.对图15放大的波形，有Ib2，-Ie3，-Ie4和<Vx1，Vx2，Vy>共六个分图。
图17.tpd＝0.2ns与非门图6的计算机模拟波形，有Vx1，Vx2，Vy和-IVc共四个分图。
图18.对图17放大的波形之一，有Vx1，Vx2，Vy和-IVc共四个分图。
图19.对图17放大的波形之二，有Vx1，Vx2，Vy和-IVc共四个分图。
图20.与非门图7的计算机模拟波形之一，有Vx1，Vx2，Vy，Vb1，Vc1和Vb2共六个分图。
图21.对图20放大的波形，有Vx1，Vx2，Vy，Vb1，Vc1和Vb2共六个分图。
图22.与非门图7的计算机模拟波形之二，有Ib2，-Ie3，IRb2，Ie11，Ie12和Vx1，Vx2，Vy共六个分图。
图23.当Vx1，Vx2由0.5→1.2伏时对与非门图6的计算机模拟波形，有Vx1，Vx2和Vy共三个分图。
图24.对图23放大的波形，有Vx1，Vx2和Vy共三个分图。
具体实施例方式图中符号Vx1＝V(x1)，Vx2＝V(x2)，Vy＝V(y)，Vb1＝V(b1)，Vc1＝V(c1)，Vb2＝V(b2)，Ib2＝IB(Q2)，Ie3＝IE(Q3)，Ie4＝IE(Q4)，Ic4＝IC(Q4)，Ie11＝IE(Q11)，Ie12＝IE(Q12)，IRb2＝I(Rb2)，IVc＝I(VC)。
本发明TTL与非门电路包括逻辑级和输出级两部分。逻辑级的输入是x1和x2，逻辑级输出是Q2管的基极b2，输入x1、x2和输出b2之间是‘与’关系，即b2＝x1·x2。输出级是反相器，输出级输入b2和输出y之间是非关系。先对逻辑级全所有三极管不提出具体规定，包括退饱和时间ts大小，只要逻辑级输入输出能达到快速跟随，以及正向驱赶和反向抽出的目的即可，然后反推对其中各三极管的要求。如果逻辑级输入内部各点相对电位变化很小，即内部各点按同样的速度快速追赶输入，即能完成必要的正向驱赶和反向抽出的指标，允许三极管处在饱和状态下实现提高该逻辑级的速度。将逻辑级作为一个各部分是相互不可分隔的整体来考虑，通过逻辑级整体输入输出延迟时间的减少，达到提高速度的目的，按整体速度要求，决定逻辑级每一管的状态，有的管不一定要求退饱和，甚至不退饱和反而利于提高速度，所采取的是先整体后局部的方式。
本发明的电路图6～图9结构和特点图5表明一个多发射极管Q1，可等效二个三极管Q11和Q12，按图中方式连接，二基极相连，二集电极相连，发射极独立。因此图6～图9的逻辑级原理相同，Q1或Q11和Q12的集电极记为c1，Q1或Q11和Q12的基极记为b1。
图6～图9逻辑级中相对应的的耦合是基极-基极耦合，简称为基-基耦合，即输入信号通过Q1或Q11和Q12的基极b1耦合到Q3的基极b3。基-基耦合可避免输入管退饱和的影响，这是实现快速追赶输入条件之一。
图6～图9中采用浮动泄放管Q4或浮动泄放电阻Rb2，浮动泄放管Q4或浮动泄放电阻Rb2的一端接Q2的基极，另一端接输入管Q1或Q11和Q12的集电极c1，集电极c1电位是在Q2的开启电位VT2上下变化的，或浮动，不是固定电位。
浮动泄放管Q4的作用1.在Q2截止过程，当c1电位降到低于VT2时，Q4或Rb2提供低阻泄放通路，导通电阻可选的很低，由此产生大的反向抽出电流，加速输出级的截止；2.在Q2导通过程，当c1电位升到高于VT2时，Q4管的射流很降为近0，一方面阻止经c1和输入管Q1(或Q11和Q12)的通路，使输入管饱和状态不影响其它部分，另一方面因通路阻止而使输入管基流减少，于是射极跟随器Q3基流增加，Q3射流是Q3基流的β倍，由此产生大的正向驱动电流(即Q3射流)，加速输出级的导通。
图6～图9逻辑级中Q3是射极跟随器，不存在饱和状态，逻辑级所有三极管都不是抗饱和三极管，并且不需要用抗饱和三极管。因为Q3和输入管是基-基耦合，射极跟随器放大倍数为1，即Q3的射极输出b2的的变化量和输入管基极b1的变化量相同，于是c1的的变化量和b2变化量相同，这样内部所有各点b1，c1和b2的变化量几乎相同，它们各点间相对变化极小。因为多余存储电荷绝大部分在基区和集电区，发射区极少，而b1，c1和b2的各点间相对变化极小。所以其中若有三极管处饱和状态仍可维持其状态，可以在不退饱和情况下提高逻辑级的速度。
上述三特点使逻辑级形成内部元件相互不可分割的有反馈的整体电路结构，称此为反馈追赶和浮动式逻辑级电路。
反馈追赶和浮动式逻辑级电路提高速度的过程和原理。
图6～图9逻辑级的输入是x1和x2，输出是Q2管的基极b2，在满足输入输出逻辑关系的前提下，观察输出b2波形对输入x1和x2波形的跟踪速度。平均传输延迟时间tpd是评价速度的主要指标。tpd＝(tpHL+tpLH)/2，其中输入波形上升沿的50％(输入上跳变幅度的50％，即输入上升沿的中点)到输出波形下降沿的50％(输出下跳变幅度的50％，即输出下降沿的中点)的时间间隔称为tpHL；类似，输入波形下降沿的50％到输出波形上升沿的50％的时间间隔称为tpLH。而tpHL和tpLH都是通过测量求出的。电路内部各点间相对时间延迟也按此方法测量。为了说明方便，记Q1管的基极(或Q11管和Q12管的公共基极)为中间输出b1，记Q1管的集电极(或Q11管和Q12管的公共集电极)为又一中间输出c1。在x1和x2二输入不是相同波形情况下，有四种可能过渡过程(1)一输入为高电平，另一输入由低电平向高电平变化；(2)一输入为高电平，另一输入由高电平向低电平变化；(3)一输入为低电平，另一输入由高电平向低电平变化；(4)一输入为低电平，另一输入由低电平向高电平变化。观测四种情况下输入波形，输出b2波形和中间输出b1的c1波形，从而研究它们延迟时间。
对图6按双极型电路工艺进行PSPICE计算机模拟，得出输入输出，包括中间各点的输出电压和电流的波形，示如图10～图16。图中输入为x1和x2，输出级y输出，逻辑级b2输出，中间点有b1和c1输出。由图10看出，整个门电路输出y输出和输入x1和x2，满足与非关系y＝x1x2；逻辑级输出b2和输入x1和x2，满足与关系y＝x1x2。由图10还看出，在横坐标为5～10ns范再内包含(1)～(4)四种过渡过程，各发生自在5.6ns附近，6.5ns附近，8.0ns附近和9.5ns附近，分别描述相应的过渡状态行为如下研究速度主要看过渡状态行为，有下述四种过渡过程(1)输入x1为高电平，输入x2由低电平向高电平变化。在图10横坐标5.4～7.4ns附近将该图放大，得出图11。由图11中的5.6ns附近看出，Vb1，Vc1，Vb2和x2几乎同速上升，相对延迟很小。再在各自下降沿或上升沿的中点附近放大纵坐标，横坐标在5.6ns附近放大，的得出图12。由图12(为精确查看，还可再进一步放大5.6ns附近)求出各点相对的延迟时间为tpLH(b1对x2)＝-0.0027ns，tpLH(c1对x2)＝-0.0056ns，tpLH(b2对x2)＝0.00126ns，tpHL(y对x2)＝0.307ns。表明Vb1，Vc1，Vb2和x2相对的延迟时间很小，对输入级速度的影响可以忽略。这样以来，尽管开始Q12处于深饱和状态，它的基射电位为Vbe12＝Vbes12(基射饱和压降)，当x2快速上升Δ2时，Q12来不及退饱和，处于深饱和状态，于是Q12基极电位Vb1同速上升Δ，经基-基耦合到的射极跟随器Q3的基极，因射极跟随器放大倍数为1，使Q3的射极电位Vb2也同速上升Δ，结果Q12集电极电位Vc1同速上升Δ。显然，各点上升大小实际上不是绝对全等于Δ，内部各点Vb1，Vc1和Vb2各自相差很小，示如图13和图14。由于射极跟随器Q3的跟随作用，形成反馈回路，使Vb1，Vc1，Vb2和x2几乎同速上升Δ，各点相对电位不变，所以允许Q12维持饱和。当x2大于0.7V后，由图15横坐标在5.6ns看出，Q2的正向驱动电流Ib2，Ib2主要是Q3的射极电流-Ie3提供的。由图16横坐标在5.6ns看出，而-Ie4先有小尖峰，很快降为0，即表现为高阻，阻止Q12经过Q4集射间对b2的通路，所以Q12未退饱和并且不影响速度。
饱和管Q12的多余存储电荷绝大部分在基区和集电区，Q12发射区几乎没有多余存储电荷，射极输入电压x2从低电平上升时Q12发射区不存在退饱和问题，而当x2上升到高电平后Q12管处在倒置状态(或反向运行状态)，倒置状态的电流放大倍数βr很小，约为0.01～0.05，计算表明，倒置状态的处于反向放大状态，距离饱和状态很远，反向放大状态的发射区仍然几乎没有多余存储电荷，流经发射极电流归结为发射耗尽区电荷的变化，这是x2从低电平上升到高电平不影响速度的理论基础。注以此同时Q4发射极电压也上升，但从图13第三分图看出，在横坐标5.6ns附近，Vb2-Vc1变化很小，即Q4集射电位变化很小，因而Q4射流Ie4变化也很小，很快降低到近0，示如图16图。
(2)输入x2为高电平，输入x1由高电平向低电平变化。参看图10横坐标6.5ns附近，如果输出级Q2不存在饱和状态，无退饱和问题，那么该过渡过程可以看作为上述过渡过程(1)的逆过程。然而Q2处于饱和状态，除b2和y电压受退饱和过程影响外，射极跟随器Q3的跟随作用也受退饱和过程影响。按上述同样方法，将图1 0横坐标6.5ns附近放大，得出各点相对延迟时间为tpHL(b1对x1)＝0.034ns，tpHL(c1对x1)＝0.054ns，tpHL(b2对x1)＝0.15ns，tpLH(y对x1)＝0.42ns。表明b1和c1的电压受影响很小，Vb1，Vc1随x1电压几乎同速下降。Vb2下降较慢，小于一般退饱和时间，这是由于浮动泄放管Q4的泄放作用。由图14横坐标6.5ns附近看出，Vc1-Vx1随x1电压几乎同速下降至近0，而在图16对应横坐标位置Q2有反向峰值基流Ib2抽出，主要由泄放管集流Ic4提供，部分由射极跟随器的Ie3提供。如减小Q4的基极电阻，可使Ic4增大，与此同时Vb2下降变快，注意Q2管集电极负载的时间常数也起作用。
以上(1)和(2)所述过程中随输入变化使输出y也发生变化，以下(3)和(4)所述过程是另一类型，随输入变化输出y恒为高电平，不应发生变化。希望Vb2在截止电位0.5V以下，Q2保持截止，y保持高电平，不受输入影响。
(3)输入x1为低电平，输入x2由高电平向低电平变化。参看图10横坐标8ns附近，由于x2是负跳变，它使Vb1，Vc1和Vb2出现小的负跳变，示如图10的下部三个分图(横坐标8ns附近)，Vb2下降更利于Q2截止，所以y仍保持高电平，不受输入x2是负跳变的影响。
(4)输入x2为低电平，输入x1由低电平向高电平变化。参看图10横坐标9.5ns附近，由于x1是正跳变，它使Vb1，Vc1和Vb2出现小的正跳变，示如图10的下部三个分图(横坐标9.5ns附近)，Vb2正跳变的尖峰是0.2V，在截止电位0.5V以下，Q2仍截止，所以y保持高电平，不受输入x2是负跳变的影响。
其原因是因为饱和管Q11的多余存储电荷绝大部分在基区和集电区，发射区几乎没有多余存储电荷，Q11射极输入电压x1从低电平上升时不存在退饱和问题，而当x1上升到高电平后Q11管处在倒置状态(或反向运行状态)，倒置状态的电流放大倍数βr很小，约为0.01～0.05，计算表明，倒置状态的处于反向放大状态，距离饱和状态很远，而且倒置状态的处于反向放大状态，反向放大状态的Q11发射区仍然几乎没有多余存储电荷，注意Q12此时处饱和状态，当Vx1上升到高电平后，所产生的流经发射极电荷量归结为发射耗尽区电荷的变化，它与饱和管Q12的多余存储电荷相比是十分小的，不可能使Q12退饱和，以至于Vb2仍在截止电位0.5V以下。
图10～16是在驱动同类负载门(四个)的情况下的结果，现已知tpHL(y对x2)＝0.307ns和tpLH(y对x1)＝0.42ns，求其平均值，得出平均传输延迟时间tpd是0.37ns。图6电路的平均静态功耗是2.7mW。如不是驱动同负载类门，而是驱动CMOS门(相当于接电容负载)，同上方法进行PSPICE计算机模拟，得出图17～19，图18和图19是图1 7在输出y上升沿和下降沿附近(各为5.05ns。和5.8ns附近)的横坐标放大图，由图查出tpHL(y对x1)＝0.18ns和tpLH(y对x2)＝0.21ns，求其平均值，得出平均传输延迟时间tpd是0.195ns。该电路的平均静态功耗是5mW。如将图6的输出管Q2改为肖特基三极管，则得图6所示1.5伏TTL与非门电路，由于肖特基三极管有抗饱和作用，Q2的多余存储电荷大为减少，这样将使速度进一步提高。
图6和图8采用浮动泄放管Q4，另一方式是采用浮动泄放电阻Rb2，示如图7和图9(图6和图8对应)，对图7按上述方法近行PSPICE计算机模拟，得出图20～22，为精确的看出各点的相对延迟，在图20横坐标11.5ns附近，将图20放大，得出图21，其中横坐标范围由11.427ns到11.787ns，由此求出各点相对的延迟时间为tpLH(b1对x2)＝-0.021ns，tpLH(c1对x2)＝-0.007ns，tpLH(b2对x2)＝0.0025ns，tpHL(y对x2)＝0.297ns。由此可见，随Vx2上升，Vb1，Vc1和Vb2的相对延迟极小，几乎同速上升，同上理由，速度不受的影响。注意流经Rb2的电流出现先减少，然后改变方向，于是Q3的基射电位稍微上升，Q3的射流将有所上升，这样给Q2的提供较大的正向基极驱动电流，由图22看出，此时Ie3出现正尖峰脉冲，利于加速Q2的导通。在图20横坐标13.5ns附近放大，由此求出各点相对的延迟时间为tpHL(b1对x1)＝0.039ns，tpHL(c1对x1)＝0.047ns，tpHL(b2对x1)＝0.59ns，tpLH(y对x1)＝0.485ns。现已知tpHL(y对x2)＝0.297ns和tpLH(y对x1)＝0.485ns，求其平均值，得出平均传输延迟时间tpd是0.39ns。图7电路的平均静态功耗是3.14mW。对于Q2同样正向基极驱动电流，由于图7采用阻值固定的浮动泄放电阻Rb2，没有图6中阻断输入管(Q12或Q11)经过Q4集射间对b2的通路的作用，流经Rb1的电流部分被输入管基极分流，所以图7中的Rb1比图6中的Rb1要小。另外，图7中的Rb2阻值不能太小，而图7中的浮动泄放管却可以。
由图23和图24看出，输入高电平VIH≥1.2伏，输入低电平VIL≤0.5伏，输出高电平VOH≥1.3伏，输出低电平VOL≤0.35伏。
权利要求
1.一种低压高速TTL与非门电路，工作电压为1.5V，该电路的组成包括逻辑级和输出级两部分；逻辑级部分的输入x1、x2和输出b2之间是‘与’关系，输出级部分的输入b2和输出y之间是非关系；其中输出级就是三极管Q2射极接地的反相器，Q2集电极有负载电阻Rc2，Q2的基极b2与上述b2是同一点；逻辑级部分由多射管Q1，射极跟随器Q3和浮动泄放管Q4构成；输入信号x1、x2接到多射管Q1的两个发射极，因多射管Q1的基极b1连接到射极跟随器Q3的基极，所以Q1的射极输入信号经Q1的基极耦合到Q3的基极，形成基-基耦合，耦合到Q3的基流通过Q3管电流放大后，再从Q3的射极输出到反相器Q2的基极b2；浮动泄放管Q4的射极和集电极分别接到Q1的集电极c1和Q2的基极b2，而Q1和Q4的基极分别通过各自的基极偏流电阻接到1.5V电源；上述一个多发射极管Q1可用二个基极相连和二个集电极相连的二个三极管Q11和Q12的等效电路代替；除输出级三极管Q2可用抗饱和三极管外，逻辑级所有三极管都不用抗饱和三极管。
2.根据权力要求1所述的一种低压高速TTL与非门电路，工作电压为1.5V，其特征在于浮动泄放管Q4可以用浮动泄放电阻Rb2代替；一个多发射极管Q1的发射极数可大于2，或一个多发射极管Q1可用各个基极相连和各个集电极相连的2个以上的多个三极管(Q11，Q12，Q13，…Q1k，k＞2)的等效电路代替。
3.根据权力要求1所述的一种低压高速TTL与非门电路，工作电压为1.5V，其特征在于输出级三极管Q2集电极的负载电阻Rc2可以用高fT的纵向PNP管Q5代替，Q5的基极连接Q2的基极，Q5的集电极连接Q2的集电极，Q5的射极连接到1.5V电源。
4.一种低压高速TTL与非门电路提高运行速度的方法，该方法是(一)采用基-基耦合方式，多射管Q1的射极输入信号经Q1的基极耦合到射极跟随器Q3的基极，并产生Q3的基极电流，由此形成基-基耦合方式，这是避免多射管Q1退饱和影响，实现快速追赶输入条件之一；(二)采用浮动泄放管Q4，浮动泄放管Q4的集电极一端接Q2的基极b2，Q4的射极一端接多射管Q1(或Q11和Q12)的集电极c1，集电极c1电位是在Q2的开启电位VT2上下变化的或浮动的，不是固定电位；浮动泄放管Q4对提高运行速度起很大作用①在Q2截止过程，当c1电位降到低于VT2时，Q4提供低阻泄放通路，Q4导通电阻可选得很低，由此产生很大的Q2基极反向抽出电流，加速输出级的截止；②在Q2导通过程，当c1电位升到高于VT2时，Q4管的射流很快降为接近0，一方面阻止由多射管Q1(或Q11和Q12)集电极c1到Q2基极b2或Q3的射极的通路，使多射管饱和状态不影响其它部分，另一方面因通路阻止而使多射管Q1基流减少，从而增加射极跟随器Q3基流，因Q3射流是Q3基流的β倍，由此产生很大的Q3射流，也即产生Q2基极的很大的正向驱动电流，加速输出级的导通；可用浮动泄放电阻Rb2代替浮动泄放管Q4，其提高运行速度效果略次于浮动泄放管Q4；(三)逻辑级中有一个射极跟随器Q3，Q3不存在饱和状态，逻辑级所有三极管都不是抗饱和三极管，并且不需要用抗饱和三极管；当Q1基极b1电位上升时，因为多射管Q1对Q3的耦合是基-基耦合，射极跟随器放大倍数为1，即Q3的射极输出b2的变化量和多射管Q1基极b1的变化量相同，于是c1的变化量和b2变化量几乎相同，由此可见，内部所有各点b1，c1和b2的变化量几乎相同，各点间相对变化极小；因为多余存储电荷绝大部分在基区和集电区，发射区极少，而b1，c1和b2各点间相对变化极小，所以对处饱和状态的三极管仍可维持其状态，可以在不退饱和情况下提高逻辑级的速度；上述三特点使逻辑级部分形成为内部元件相互不可分割的有反馈的整体电路结构，称此为反馈追赶和浮动式逻辑级电路；基于这一方法，工作电压为1.5V的低压高速TTL与非门电路平均传输延迟时间tpd一般小于0.4ns，可达到0.2ns或更小。
全文摘要
本发明公开一种低压高速TTL与非门电路及其提高运行速度的方法，工作电压为1.5伏。退饱和时间t
文档编号H03K19/01GK1649271SQ20051000970
公开日2005年8月3日 申请日期2005年2月4日 优先权日2005年2月4日
发明者刘莹, 方倩, 方振贤 申请人:黑龙江大学, 刘莹, 方倩