专利名称：异步十进制计数器集成电路的制作方法
技术领域：
本发明涉及一种异步十进制计数器集成电路，属于MSI数字电路集成芯片。
背景技术：
目前，最常用的异步十进制计数器(即74LS290)是由1个1位二进制计数器和1个异步五进制计数器组成。该计数器存在如下缺点(1)不具备使Q3Q2Q1Q0直接置0000和置1001的逻辑功能。(2)它的功能表中出现了S01·S02‾=0,]]>R01·R02‾=0]]>的逻辑状态，这是逻辑理论中绝对不允许出现的。
发明内容
本发明所要解决的技术问题是克服现有的74LS290芯片所存在的缺点，而提供一种逻辑功能较齐全并且符合严格逻辑理论的异步十进制计数器集成电路。
本发明解决其技术问题所采用的技术方案本发明是在现有74LS290芯片的基础上改进而成的，其主要改进点如下(1)将现有的74LS290芯片逻辑电路图中的第2个和第3个JK触发器FF1和FF2的R端的“或门”改为“与门”。
(2)将现有的74LS290芯片逻辑电路图中的第2个和第3个JK触发器的“S”端始终接高电平或悬空(但在制造工艺过程中可将S端省略掉，原理分析时按悬空处理)。
本发明的具体技术方案如下本发明由一个1位二进制计数器和一个异步五进制计数器组成；一个1位二进制计数器由JK触发器FF0、具有两个置0输入端的“与非门”RF、具有两个置1输入端的“与非门”SF组成，JK触发器FF0的R端接“与非门”RF的输出端，JK触发器FF0的S端接“与非门”SF的输出端，JK触发器FF0的时钟输入端接CP0，其两个输出端分别为Q0及 一个异步五进制计数器由JK触发器FF1-FF3、具有两个置0输入端的“与非门”RF、具有两个置1输入端的“与非门”SF组成，JK触发器FF1和FF3的时钟输入端接CP1，JK触发器FF2的时钟输入端接JK触发器FF1的输出端Q1，JK触发器FF3的S端接“与非门”SF的输出端，JK触发器FF3的J端的“与门”的两输入端分别接JK触发器FF1和FF2的输出端Q1、Q2；其特征在于JK触发器FF1和FF2的R端的“与门”的两个输入端分别接“与非门”RF和SF的输出端；JK触发器FF1和FF2的S端始终接高电平或悬空。
本发明集成电路的功能表见附表1。
本发明的有益效果如下本发明不仅具有原74LS290芯片的二—五—十进制计数器的功能外，而且还具备准确的预置0000和1001的逻辑功能；本发明集成电路的功能表具备了严格的逻辑理论关系。
图1为本发明的逻辑电路图。
图2为本发明的集成电路芯片引脚图。
图3为本发明的二进制的计数功能波形图。
图4为本发明的五进制的计数功能波形图。
图5为本发明的十进制的计数功能波形图。
具体实施例方式
由图1、2所示的实施例可知，它由一个1位二进制计数器和一个异步五进制计数器组成；一个1位二进制计数器由JK触发器FF0、具有两个置0输入端的“与非门”RF、具有两个置1输入端的“与非门”SF组成，JK触发器FF0的R端接“与非门”RF的输出端，JK触发器FF0的S端接“与非门”SF的输出端，JK触发器FF0的时钟输入端接CP0，其两个输出端分别为Q0及Q0；一个异步五进制计数器由JK触发器FF1-FF3、具有两个置0输入端的“与非门”RF、具有两个置1输入端的“与非门”SF组成，JK触发器FF1和FF3的时钟输入端接CP1，JK触发器FF2的时钟输入端接JK触发器FF1的输出端Q1，JK触发器FF3的S端接“与非门”SF的输出端，JK触发器FF3的J端的“与门”的两输入端分别接JK触发器FF1和FF2的输出端Q1、Q2；其特征在于JK触发器FF1和FF2的R端的“与门”的两个输入端分别接“与非门”RF和SF的输出端；JK触发器FF1和FF2的S端始终接高电平或悬空(但在制造工艺过程中可将S端省略掉，原理分析时按悬空处理)。
本实施例的集成电路芯片的引脚如下(见图1)14脚接电源VCC；7脚接地端GND；10脚为第一个时钟脉冲输入端CP0；11脚为第二个时钟脉冲输入端CP1；8脚、4脚、5脚、9脚为计数8421状态码的四个输出端Q3、Q2、Q1、Q0；13脚、12脚为计数器的两个置0端R02、R01；1脚、3脚为计数器的两个置1端S01、S02；2脚、6脚为空脚。
本实施例所述的集成电路不仅具备二—五—十进制加法计数器的功能，而且还具有了准确的预置0000和1001的逻辑功能。分析如下一、当R01·R02‾=1,]]>S01·S02‾=1]]>时，在脉冲的作用下，具有二-五-十进制加法计数器的功能(如初始状态为0000，在10个CP脉冲作用下完成的是从0000-0001……1001加法计数的功能)；a、时钟脉冲从CP0端输入，输出Q0端得到的是二进制的计数功能，波形图见图3。Q0对CP0实现的是逢二进一的功能。
b、时钟脉冲从CP1端输入，输出Q3Q2Q1端得的是五进制的计数功能，波形图见图4。Q3对CP1实现的是逢五进一的功能。
c、如果将Q0与CP1由外电路相连接，时钟脉冲由CP0端输入，输出Q3Q2Q1Q0端得到8421码十进制计数功能，波形图见图5。Q3对CP0实现的是逢十进一的功能，计数状态为0000→0001→0010→0011→0100→0101→0110→0111→1000→1001→0000。
二、当R01·R02‾=0,]]>S01·S02‾=1]]>时，它完成的是异步置0000的逻辑功能，Q3Q2Q1Q0输出0000；三、当、R01·R02‾=1,]]>S01·S02‾=0]]>时，它完成的是异步置1001的逻辑功能，Q3Q2Q1Q0输出为1001。
附表1(本发明集成路的功能表)
权利要求
1.一种异步十进制计数器集成电路，它由一个1位二进制计数器和一个异步五进制计数器组成；一个1位二进制计数器由JK触发器FF0、具有两个置0输入端的“与非门”RF、具有两个置1输入端的“与非门”SF组成，JK触发器FF0的R端接“与非门”RF的输出端，JK触发器FF0的S端接“与非门”SF的输出端，JK触发器FF0的时钟输入端接CP0，其两个输出端分别为Q0及Q0；一个异步五进制计数器由JK触发器FF1-FF3、具有两个置0输入端的“与非门”RF、具有两个置1输入端的“与非门”SF组成，JK触发器FF1和FF3的时钟输入端接CP1，JK触发器FF2的时钟输入端接JK触发器FF1的输出端Q1，JK触发器FF3的S端接“与非门”SF的输出端，JK触发器FF3的J端的“与门”的两输入端分别接JK触发器FF1和FF2的输出端Q1、Q2；其特征在于JK触发器FF1和FF2的R端的“与门”的两个输入端分别接“与非门”RF和SF的输出端；JK触发器FF1和FF2的S端始终接高电平或悬空。
全文摘要
本发明涉及一种异步十进制计数器集成电路，本发明是在现有74LS290芯片的基础上改进而成的，其主要改进点如下(1)将现有的74LS290芯片逻辑电路图中的第2个和第3个JK触发器FF
文档编号H03K23/58GK1738207SQ200510012648
公开日2006年2月22日 申请日期2005年7月6日 优先权日2005年7月6日
发明者李秀群, 范力宁 申请人:河北师范大学