专利名称：电压比较电路的制作方法
技术领域：
本发明涉及电压比较电路，特别是涉及耗电量低的电压比较电路。
背景技术：
近年来，在以便携终端等为代表的各种电子设备中，伴随高功能化、高性能化，所搭载的电路的数量增加，另一方面，小型轻量化的要求也提高，电路的省电处理成为主要的课题。电压比较电路广泛地用作各种电子电路的功能电路块。特别是多用于将模拟信号转换为数字信号的电路，即AD转换电路中。这样的电压比较电路的省电处理也不例外，通过电路方面的研制，降低消耗电流。
比如，在专利文献1中，公开有低耗电量的电压比较电路。该电路由如图7所示的双重的触发电路(双锁存型)的电压比较器构成。下面对该电路进行详细说明。
在图7中，电压比较电路，包括第1触发器，由1对交叉耦合的n型的场效应晶体管(以下称为“FET”)Q103、Q104构成；n型FET Q101，其源极及漏极分别与FET Q103的源极及漏极连接；和n型FET Q102，其源极及漏极分别与FET Q104的源极及漏极连接。另外，还包括第2触发器，由极性与第1触发器不同的1对交叉耦合的p型FET Q105、Q106构成；p型FET Q107，其源极及漏极分别与p型FET Q105的源极及漏极连接；p型FET Q108，其源极及漏极分别与p型FET Q106的源极及漏极连接；n型FET Q109，其源极、漏极分别连接于FET Q103的漏极与FET Q105的漏极之间；和n型FETQ110，其源极、漏极分别连接于FET Q104的漏极与FET Q106的漏极之间。FET Q107、Q108、Q109、Q110的栅极，共用连接，供给脉冲信号(选通信号)φ。FET Q101、Q102的栅极，分别与信号输入端子IN1、IN2连接，输入应进行比较的电压。另外，FET Q109、Q110的漏极分别与输出端子OUT2、OUT1连接。此外，FET Q101、Q102、Q103、Q104的源极与低电位的电源VSS连接，FET Q105、Q106、Q107、Q108的源极与高电位的电源VDD连接。
对如上构成的电压比较电路的操作进行说明。该电路中，初始脉冲信号φ从低电平(电源VSS的电位)开始。在电源VDD的电压为5V、n型FET的阈值电压为0.8V的情况下，优选使输入电压比FETQ101、Q102的阈值电压高1V左右，能够以最高速度使电路进行操作。以下在该条件下进行说明。由于FET Q101、Q102导通，故FET Q103、Q104的漏极电压为零(电源VSS的电位)，FET Q109、Q110为非导通，FET Q107、Q108变为导通，所以输出端子OUT1、OUT2的电位等于电源VDD的电压(高电平)。
接着，如果施加脉冲信号φ为高电平(电源VDD的电位)的脉冲，则FET Q109、Q110导通，FET Q107、Q108变为非导通，电流通过FET Q109、Q110流入FET Q103、Q104的触发器。此时，如果信号输入端子IN1的电位高于信号输入端子IN2的电位，则流过FETQ101的电流大于流过FET Q102的电流。FET Q103的漏极电位或FETQ104的漏极电位分别超过阈值电压之前，漏极电流不流过FET Q103、Q104。在FET Q109、Q110导通的初期，以相同的方式对FET Q103的漏极和FET Q104的漏极进行充电，但由于FET Q103的漏极的放电量较多，故FET Q104的漏极(FET Q103的栅极)先超过阈值电压。于是，FET Q103也开始放电，FET Q103的漏极(FET Q104的栅极)的电位不上升。因此，FET Q104的漏极的电位持续上升。因此流过FETQ109的电流大于流过FET Q110的电流。于是，输出端子OUT2的电位低于输出端子OUT1的电位，因此由FET Q105，Q106构成的触发器也进行操作，输出端子OUT2的电位急速地降低。如此输入端子的电位确定输出端子的状态。
如上，电压比较电路由双重的触发器构成，确定输出状态所需要的时间较快。另外，由于从输入到输出为完全对称的结构，故可去除偏移电压产生的原因，电源干扰以相等程度施加于两个输入电压上，因此相互抵消，也完全没有相对干扰而进行误操作的危险。另外，在初始状态(脉冲信号φ为低电平)，不消耗电流，即使在比较操作(脉冲信号φ为高电平)中也仅仅消耗微小的电流，由此，实现低耗电量的电压比较电路。
另外，在非专利文献1中，也记载了低耗电量的电压比较电路。该电路为与专利文献1的电压比较电路基本相同的结构，但输入级由p型FET的差动放大器构成。
专利文献1JP特公平2-34490号文献(图4)非专利文献1ジ-·エム·ュイン(G.M.Yin)他、“8ビット解像度を有する高速CMOS比较器(A High-Speed CMOS Comparatorwith 8-b Resolution)”、(米国)、ァイイ-イ-イ-ジャ-ナルォブソリッドステ-トサ-キット(IEEE Journal of Solid-state Circuits)、27卷2号、1992年2月、p.208～211在现有的电压比较电路中，虽然在初始状态(脉冲信号φ为低电平)不消耗电流，但是在比较操作(脉冲信号φ为高电平)中消耗微小的电流。即，在图7中，脉冲信号φ为高电平，信号输入端子IN1的电位高于信号输入端子IN2的电位。在该状态下，FET Q104、Q105、Q107、Q108处于截止状态，FET Q103、Q106，Q109、FET Q110处于导通状态。于是，通过FET Q106、Q110、Q102而流过微小的电流。另外，在信号输入端子IN2的电位高于信号输入端子IN1的电位时，通过FET Q105、Q109、Q101而流过微小的电流。为了在比较操作中对信号进行放大，需要该微小的电流，但该电流即使在确定了输出状态后仍流动。然而，在现有的电路中，人们长期地认为该电流是不可缺少的，将微小电流作为不得停止的电流而对待。另外，以往，没有进行过减弱该电流以进一步减少耗电量这样的电压比较电路的尝试。
发明内容
因此，本发明的目的在于提供一种耗电量更小的电压比较电路。
为了实现上述目的，本发明人着眼于以下方面而完成了本发明在电压比较电路的输出状态确定后，流过FET Q101或Q102的电流不是必需的，因而减弱该电流，以减少耗电量。
本发明的一个方面的电压比较电路，包括第1场效应晶体管，第1输入端子与其栅极连接；和第2场效应晶体管，其源极与第1场效应晶体管连接，第2输入端子与其栅极连接。还包括双稳态电路，该双稳态电路如下构成，被供给时钟信号，在时钟信号为第1逻辑值时，第1输出端子的逻辑值和第2输出端子的逻辑值为相同的逻辑值，在时钟信号从第1逻辑值变为第2逻辑值时，对应于第1场效应晶体管的漏极电流和第2场效应晶体管的漏极电流之间的大小关系，第1输出端子的逻辑值和第2输出端子的逻辑值的其中之一变为不同的逻辑值。还包括电流控制电路，该电流控制电路如下进行控制，在第1输出端子的逻辑值和第2输出端子的逻辑值相同时，使第1和第2场效应晶体管的源极电流流动，在第1输出端子的逻辑值和第2输出端子的逻辑值为相互不同的逻辑值时，中断源极电流。
在第1扩展形式的电压比较电路中，优选的是，电流控制电路如下进行控制在第1输出端子的逻辑值和第2输出端子的逻辑值相同，并且时钟信号为第2逻辑值时，使第1和第2场效应晶体管的源极电流流动。
在第2扩展形式的电压比较电路中，优选的是，电流控制电路，包括逻辑电路，在第1输出端子的逻辑值和第2输出端子的逻辑值相同时，输出第1逻辑值，在第1输出端子的逻辑值和第2输出端子的逻辑值不同时，输出第2逻辑值；和开关元件，在逻辑电路输出第1逻辑值时导通，在逻辑电路输出第2逻辑值时截止；源极电流，在开关元件导通时流动，截止时中断。
在第3扩展形式的电压比较电路中，优选的是，逻辑电路，在第1输出端子的逻辑值和第2输出端子的逻辑值相同，并且时钟信号为第2逻辑值时，输出第1逻辑值。
在第4扩展形式的电压比较电路中，优选的是，第1和第2场效应晶体管各自的源极，共同经由开关元件而与电压比较电路的电源连接。
在第5扩展形式的电压比较电路中，优选的是，第1和第2场效应晶体管各自的源极，共同经由恒流源而与电压比较电路的电源连接，开关元件对恒流源的电流进行导通截止控制。
在第6扩展形式的电压比较电路中，双稳态电路包括第1触发器，由1对交叉耦合的第1导电型的第3和第4场效应晶体管构成；第2触发器，由1对交叉耦合的第2导电型的第5和第6场效应晶体管构成；第2导电型的第7场效应晶体管，其源极和漏极分别与第5场效应晶体管的源极和漏极连接；第2导电型的第8场效应晶体管，其源极和漏极分别与第6场效应晶体管的源极和漏极连接；第1导电型的第9场效应晶体管，其源极、漏极分别连接于第3场效应晶体管的漏极和第5场效应晶体管的漏极之间；和第1导电型的第10场效应晶体管，其源极、漏极分别连接于第4场效应晶体管的漏极和第6场效应晶体管的漏极之间；第1和第2场效应晶体管的漏极，分别与第3和第4场效应晶体管的漏极连接，第7、第8、第9和第10场效应晶体管的各栅极，共用连接，供给时钟信号，第3和第4场效应晶体管的各源极与第1电源连接，第5、第6、第7和第8场效应晶体管的各源极与第2电源连接。
在第7扩展形式的电压比较电路中，优选的是，第1和第2场效应晶体管，为第1导电型的场效应晶体管，各自的源极，共同经由开关元件而与第1电源连接，电流控制电路，包括开关元件，通过开闭开关元件，对源极电流进行控制。
在第8扩展形式的电压比较电路中，优选的是，第1和第2场效应晶体管，为第1导电型的场效应晶体管，各自的源极，共同经由恒流源而与第1电源连接，电流控制电路，通过对流过恒流源的电流进行控制，对源极电流进行控制。
在第9扩展形式的电压比较电路中，优选的是，第1和第2场效应晶体管，为第2导电型的场效应晶体管，各自的源极，共同经由恒流源而与第2电源连接，电流控制电路，通过对流过恒流源的电流进行控制，对源极电流进行控制。
根据本发明，由于输入级的FET的源极电流仅在进行比较操作的较短期间内流动，故可实现耗电量极小的电压比较电路。
图1为表示本发明第1实施例的电压比较电路的结构的框图；图2为说明本发明第1实施例的电压比较电路的操作的时序图；图3为表示本发明第2实施例的电压比较电路的结构的框图；图4为表示本发明第3实施例的电压比较电路的结构的框图；图5为表示本发明第4实施例的电压比较电路的结构的框图；图6为说明本发明第4实施例的电压比较电路的操作的时序图；图7为表示现有的电压比较电路的结构的框图。
具体实施例方式
本发明实施方式的电压比较电路包括第1信号输入端子(图1中的IN1)与栅极连接的第1FET(图1中的Q1)、第2信号输入端子(图1中的IN2)与栅极连接的第2FET(图1中的Q2)、双重的双稳态电路、以及电流控制电路。双稳态电路如下构成被供给成为比较的选通信号的脉冲信号(图1中的φ)，在脉冲信号为低电平时，第1输出端子(图1中的OUT1)的逻辑值和第2输出端子(图1中的OUT2)的逻辑值为高电平，在脉冲信号从低电平变为高电平时，对应于第1FET的漏极电流和第2FET的漏极电流之间的大小关系，第1输出端子和第2输出端子其中之一变为低电平。
电流控制电路包括逻辑电路(图1的G)和开关元件(图1的FETQ11)。逻辑电路，在第1输出端子和第2输出端子的逻辑值为高电平时输出高电平，在第1输出端子和第2输出端子其中之一为低电平时输出低电平。另外，开关元件，在逻辑电路输出高电平时导通，在逻辑电路输出低电平时截止。第1FET和第2FET的源极电流，在开关元件导通时流动，在截止时中断。
如上构成的电压比较电路，在脉冲信号从低电平变为高电平时，对应于第1FET的漏极电流和第2FET的漏极电流之间的大小关系，第1输出端子和第2输出端子其中之一变为低电平。由此，逻辑电路输出低电平，开关元件截止，中断第1FET和第2FET的源极电流。因此，第1FET和第2FET的源极电流仅在比较操作的极短时间内流动，通过比较确定输出状态后，中断这些源极电流，所以可极为减小电压比较电路的耗电量。
(实施例1)下面根据实施例，对电压比较电路进行具体说明。图1为表示本发明第1实施例的电压比较电路的结构的电路图。在图1中，FET Q1、Q2、Q3、Q4、Q5、Q6、Q7、Q8、Q9、Q10，与作为现有的电压比较电路的图7中的FET Q101、Q102、Q103、Q104、Q105、Q106、Q107、Q108、Q109、Q110相同，省略对其的说明。但是，FET Q1、Q2的源极共同与n型FET Q11的漏极连接。另外，n型FET Q11的源极与低电位的电源VSS连接。逻辑电路由2输入端的AND(与)门G构成，该AND门G，以输出端子OUT1、OUT2为输入端，其输出端P与FET Q11的栅极连接。
下面对如上构成的电压比较电路的操作进行说明。图2为说明本发明第1实施例的电压比较电路的操作的时序图。在作为比较的选通信号的脉冲信号φ为低电平(电源VSS的电位)时，FET Q7、Q8导通，输出端子OUT1、OUT2的电位等于电源VDD的电压(高电平)。因此，AND门G的输出P为高电平，FET Q11导通，FET Q1、Q2导通。
如果脉冲信号φ从低电平变为高电平，则如在现有的图7的电压比较电路的操作中说明的那样，对应于供给至输入端子IN1、IN2的电压差，输出端子OUT1、OUT2其中之一变为低电平。比如，在输入端子IN1的电位高于输入端子IN2的电位时，输出端子OUT2变为低电平，在输入端子IN2的电位高于输入端子IN1的电位时，输出端子OUT1变为低电平。由此，AND门G的输出P从高电平变为低电平，FET Q11截止，FET Q1，Q2的源极电流被中断。另外，输出P为表示比较结果的状态是否确定的控制信号，有效地活用于采用电压比较电路的外部电路中。
由于电压比较电路如上进行操作，故FET Q1、Q2的源极电流，仅在进行比较操作的极短的时间τ内流动。在通过比较确定输出状态后，FET Q11处于截止的状态，持续中断FET Q1，Q2的源极电流。通常，使作为比较的选通信号的脉冲信号φ的占空比(duty)为50％，使电压比较电路进行操作。因此，平均的消耗电流为FET Q1、Q2的源极电流的一半。但是，比较期间τ比如为1ns左右，非常短，比如脉冲信号φ为50ns周期(以50ns周期进行比较)，此时，消耗电流，在现有例中在25ns的期间流动，与此相对，在本发明中仅在1ns的期间流动，耗电量与现有例相比较，减少到1/25左右。即，可使电压比较电路的耗电量极小。
(实施例2)图3为表示本发明第2实施例的电压比较电路的结构的框图。在图3中，代替图1的AND门G，采用对输出附加“非”逻辑的“异或”电路EXOR。其它的结构与图1相同。在输出端子OUT1、OUT2为高电平时，“异或”电路EXOR的输出P为高电平，在输出端子OUT1、OUT2其中之一为低电平时，“异或”电路EXOR的输出P为低电平。在输出端子OUT1、OUT2均为低电平时，图1的AND门G的输出P为低电平，图3的“异或”电路EXOR的输出P为高电平。但是，在本发明的实施例中，输出端子OUT1、OUT2均为低电平的状态不存在，故第2实施例以与第1实施例完全相同的方式进行操作。另外，可采用各种逻辑电路代替AND门G或“异或”电路EXOR，该各种逻辑电路，在输出端子OUT1、OUT2为高电平时输出高电平，在输出端子OUT1、OUT2其中之一为低电平时输出低电平。
(实施例3)图4为表示本发明第3实施例的电压比较电路的结构的框图。在图4中，与图1相同的标号表示同一部件或相当部件，省略对其的说明。在n型FET Q12中，漏极与FET Q1、FET Q2的源极共用连接，源极与低电位的电源VSS连接。在n型FET Q13中，漏极和栅极共同与恒流源I连接，源极与低电位的电源VSS连接。在n型FET Q14中，漏极与n型FET Q15的漏极和n型FET Q12的栅极连接，源极与n型FET Q13的漏极连接。在n型FET Q15中，漏极与FET Q14的漏极和FET Q12的栅极连接，源极与低电位的电源VSS连接。
另外，AND门G的输出P，与FET Q14的栅极连接，并且与反相电路INV连接，通过该反相电路INV而逻辑反转的信号被供给至FETQ15的栅极。
在如上构成的电压比较电路中，在输出P为高电平时，FET Q14导通，FET Q15截止。由恒流源I与FET Q13生成的偏置电压，经由已导通的FET Q14，被供给至FET Q12的栅极，FET Q12作为恒流源而进行操作。FET Q1、Q2构成这两者的源极与该恒流源连接的比较电路的输入级。
另一方面，在输出P为低电平时，FET Q14截止，FET Q15导通。由此，FET Q12截止，中断FET Q1、Q2的源极电流。
第3实施例的电压比较电路，与第1实施例相同，仅仅在比较操作的极短的时间内，FET Q1、Q2的源极电流，经由FET Q12的恒流源而流动。在通过比较确定输出状态后，FET Q12处于截止的状态，持续中断FET Q1、Q2的源极电流，因此可极力地减少电压比较电路的耗电量。另外，FET Q1、Q2，作为在比较操作时以FET Q12为恒流源的差动放大器而进行操作，因此可使供给至输入端子IN1、IN2的输入电压在比第1实施例的电压比较电路宽的范围。另外，也可以进一步提高相同相位的干扰成分的去除能力。另外，平时偏置电流经由恒流源I和FET Q13流动，但该电流极微小，几乎不对电压比较电路的耗电量造成影响。
(实施例4)图5为表示本发明第4实施例的电压比较电路的结构的框图。图5所示的电压比较电路，是在非专利文献1所公开的比较电路中应用本发明而进一步减小耗电量的构成，与图4相同的标号表示相同部件或相当部件，省略对其的说明。在图5中，FET Q21、Q22、Q24、Q25、Q26、Q27分别与图4的FET Q1、Q2、Q12、Q13、Q14、Q15相对应，但不同之处在于为p型FET。另外，FET Q24、Q25、Q27的各源极与高电位的电源VDD连接。
新添加的n型FET Q23的漏极和源极，分别与FET Q21、Q22的漏极连接，向栅极供给时钟信号φ2。另一方面，时钟信号φ1，相当于图4的时钟信号φ，与输出端子OUT1、OUT2一起被输入到3输入的AND门G0中。该AND门G0的输出P0，与FET Q27的栅极连接，并且与反相电路INV的输入连接。反相电路INV的输出与FET Q26的栅极连接。
下面对如上构成的电压比较电路的操作进行说明。图6为说明本发明第4实施例的电压比较电路的操作的时序图。在作为比较的选通信号的脉冲信号φ1为低电平(电源VSS的电位)时，FET Q7、Q8导通，输出端子OUT1、OUT2的电位等于电源VDD的电压(高电平)。于是，AND门G0的输出P为低电平，FET Q27导通，FET Q24截止，FET Q21、Q22的源极电流不流动。
在脉冲信号φ1为低电平的期间，使脉冲信号φ2为高电平(使脉冲信号φ1与脉冲信号φ2不会同时为高电平)，FET Q23导通。由此，FET Q3、Q4的漏极的电位相同。即，使锁存级的电压平衡。然后，使脉冲信号φ2为低电平，FET Q23截止。
然后，如果脉冲信号φ1从低电平变为高电平，则AND门G0的输出P0为高电平，FET Q27截止，FET Q26导通，FET Q24导通，具有作为恒流源的功能。于是，FET Q21、Q22的源极电流流动，如现有的电压比较电路的操作中说明的那样，对应于供给至输入端子IN1、IN2的电压差，输出端子OUT1、OUT2其中之一变为低电平。比如，在输入端子IN1的电位高于输入端子IN2的电位时，输出端子OUT2变为低电平，在输入端子IN2的电位高于输入端子IN1的电位时，输出端子OUT1变为低电平。由此，AND门G0的输出P0从高电平变为低电平，FET Q27导通，FET Q24截止，FET Q21、Q22的源极电流被中断。
电压比较电路如上进行操作，FET Q21、Q22的源极电流仅在进行比较操作的极短的时间τ内流动。在比较操作的期间以外，FET Q24处于截止的状态，中断FET Q21、Q22的源极电流。于是，与实施例3相同，可极力地减小电压比较电路的耗电量。另外，FET Q21、Q22，作为以FET Q24为恒流源的差动放大器而进行操作，可使供给至输入端子IN1、IN2的输入电压在宽于第1实施例的电压比较电路的范围。另外，相同相位的干扰成分的去除能力也可进一步提高。
权利要求
1.一种电压比较电路，其特征在于，包括第1场效应晶体管，第1输入端子与其栅极连接；第2场效应晶体管，其源极与第1场效应晶体管连接，第2输入端子与其栅极连接；双稳态电路，该双稳态电路如下构成，被供给时钟信号，在上述时钟信号为第1逻辑值时，第1输出端子的逻辑值和第2输出端子的逻辑值为相同的逻辑值，在上述时钟信号从上述第1逻辑值变为第2逻辑值时，对应于上述第1场效应晶体管的漏极电流和上述第2场效应晶体管的漏极电流之间的大小关系，上述第1输出端子的逻辑值和上述第2输出端子的逻辑值的其中之一变为不同的逻辑值；和电流控制电路，该电流控制电路如下进行控制，在上述第1输出端子的逻辑值和上述第2输出端子的逻辑值相同时，使上述第1和上述第2场效应晶体管的源极电流流动，在上述第1输出端子的逻辑值和上述第2输出端子的逻辑值为相互不同的逻辑值时，中断上述源极电流。
2.根据权利要求1所述的电压比较电路，其特征在于，上述电流控制电路如下进行控制在上述第1输出端子的逻辑值和上述第2输出端子的逻辑值相同，并且上述时钟信号为上述第2逻辑值时，使上述第1和上述第2场效应晶体管的源极电流流动。
3.根据权利要求1所述的电压比较电路，其特征在于，上述电流控制电路，包括逻辑电路，在上述第1输出端子的逻辑值和上述第2输出端子的逻辑值相同时，输出第1逻辑值，在上述第1输出端子的逻辑值和上述第2输出端子的逻辑值不同时，输出第2逻辑值；和开关元件，在上述逻辑电路输出上述第1逻辑值时导通，在上述逻辑电路输出上述第2逻辑值时截止；上述源极电流，在上述开关元件导通时流动，截止时中断。
4.根据权利要求3所述的电压比较电路，其特征在于，上述逻辑电路，在上述第1输出端子的逻辑值和上述第2输出端子的逻辑值相同，并且上述时钟信号为上述第2逻辑值时，输出第1逻辑值。
5.根据权利要求3或4所述的电压比较电路，其特征在于，上述第1和第2场效应晶体管各自的源极，共同经由上述开关元件而与电压比较电路的电源连接。
6.根据权利要求3或4所述的电压比较电路，其特征在于，上述第1和第2场效应晶体管各自的源极，共同经由恒流源而与电压比较电路的电源连接，上述开关元件接通断开上述恒流源的电流。
7.根据权利要求1所述的电压比较电路，其特征在于，上述双稳态电路包括第1触发器，由1对交叉耦合的第1导电型的第3和第4场效应晶体管构成；第2触发器，由1对交叉耦合的第2导电型的第5和第6场效应晶体管构成；第2导电型的第7场效应晶体管，其源极和漏极分别与上述第5场效应晶体管的源极和漏极连接；第2导电型的第8场效应晶体管，其源极和漏极分别与上述第6场效应晶体管的源极和漏极连接；第1导电型的第9场效应晶体管，其源极、漏极分别连接于上述第3场效应晶体管的漏极和上述第5场效应晶体管的漏极之间；和第1导电型的第10场效应晶体管，其源极、漏极分别连接于上述第4场效应晶体管的漏极和上述第6场效应晶体管的漏极之间；上述第1和上述第2场效应晶体管的漏极，分别与上述第3和上述第4场效应晶体管的漏极连接，上述第7、上述第8、上述第9和上述第10场效应晶体管的各栅极，共同连接，被供给上述时钟信号，上述第3和上述第4场效应晶体管的各源极与第1电源连接，上述第5、上述第6、上述第7和上述第8场效应晶体管的各源极与第2电源连接。
8.根据权利要求7所述的电压比较电路，其特征在于，上述第1和上述第2场效应晶体管，为第1导电型的场效应晶体管，各自的源极，共同经由开关元件而与上述第1电源连接，上述电流控制电路，包括上述开关元件，通过开闭上述开关元件，对上述源极电流进行控制。
9.根据权利要求7所述的电压比较电路，其特征在于，上述第1和上述第2场效应晶体管，为第1导电型的场效应晶体管，各自的源极，共同经由恒流源而与上述第1电源连接，上述电流控制电路，通过对流过上述恒流源的电流进行控制，对上述源极电流进行控制。
10.根据权利要求7所述的电压比较电路，其特征在于，上述第1和上述第2场效应晶体管，为第2导电型的场效应晶体管，各自的源极，共同经由恒流源而与上述第2电源连接，上述电流控制电路，通过对流过上述恒流源的电流进行控制，对上述源极电流进行控制。
全文摘要
提供一种耗电量更小的电压比较电路，包括输入端子(IN1)与其栅极连接的FET(Q1)；输入端子(IN2)与其栅极连接的FET(Q2)；双稳态电路；AND电路(G)；和FET(Q11)。双稳态电路，供给作为比较的选通信号的脉冲信号(φ)，在脉冲信号(φ)为低电平时输出端子(OUT1、OUT2)的逻辑值为高电平，AND电路(G)的输出为高电平，使FET(Q11)导通。在脉冲信号(φ)从低电平变为高电平时，对输入电压进行比较，对应于FET(Q1、Q2)的漏极电流的大小关系，输出端子(OUT1、OUT2)的其中之一变为低电平，AND电路(G)的输出为低电平，使FET(Q1)截止。由于FET(Q1、Q2)的源极电流仅在进行比较操作的较短的期间内流动，故实现了耗电量的降低。
文档编号H03K5/08GK1747325SQ20051010371
公开日2006年3月15日 申请日期2005年9月7日 优先权日2004年9月7日
发明者汤川彰 申请人:恩益禧电子股份有限公司