用于全数字正交调制器的方法和设备的制作方法

专利名称：用于全数字正交调制器的方法和设备的制作方法
技术领域：
本发明涉及数据通信的领域，且更明确地说，涉及一种用于并入有全数字正交调制器的RF发射器的方法和设备。
背景技术：
蜂窝式电话产业通过为蓝牙个人区域连网、基于GPS的定位技术以及用于高速局域数据存取的无线LAN提供支持而持续繁荣。例如MP3音频重放、相机功能、MPEG视频和数字TV的尖端应用进一步引发新一波的手机更换热潮。此类应用支持规定高水平的存储器连同较大数字信号处理马力和信息流管理的集成，所有这些均需要尖端DSP和微处理器核心。为了保持成本和功率消耗较低，以及为了抑制印刷电路板(PCB)可用面积(real estate)的增长，包括存储器、应用处理器(AP)、数字基带(DBB)处理器、模拟基带和RF电路在内的整个无线电将在外部组件数目最小的情况下理想地全部集成到单个硅晶粒上。
目前，DBB和AP设计总是移植到可用的最先进深亚微型数字CMOS工艺，这通常不会提供任何模拟扩展且具有非常有限的电压余量(voltage headroom)。用于多GHz蜂窝式应用的当前收发器的设计流量和电路技术通常是模拟密集型的，且利用与DBB和AP处理器不兼容的处理技术。低电压深亚微型CMOS工艺的使用允许数字电路中的空前程度的缩放和集成，但使传统RF电路的实施变得复杂。此外，从制造成本的观点来看，针对RF/模拟电路的任何掩码加法器(mask adder)均是不可接受的。因此，已产生了强烈的动机来寻找对RF功能的数字架构解决方案。一种降低完整移动手持机解决方案的成本、面积和功率消耗的途径是通过将常规RF功能与DBB和AP集成。
如今，正交调制器得到广泛使用。图1中展示说明具有I与Q基带信号的现有技术笛卡儿架构的方框图。调制器(通常参考10)包含编码器12；I与Q TX脉冲整形滤波器14、16；本机振荡器时钟的cos和sin乘法器18、20；以及加法器22。在操作中，编码器将输入位流bk转换成I(实)和Q(虚)符号。这些符号经脉冲整形，且所得基带信号乘以本机振荡器的cos和sin信号，以分别产生同相和正交相分量。这些分量经组合以产生输出RF信号x(t)。注意，可以数字方式来实施此笛卡儿调制方案，考虑到对通常以模拟方式实施的电路进行数字实施的益处，这是合乎需要的。
也可使用极性调制方案代替图1的正交调制来产生复合调制。图2中展示说明基于直接相位和振幅调制的现有技术极性复合调制的电路图。所述电路(通常参考30)包含编码器32；I与Q TX滤波器34、36；极坐标转换器38；本机振荡器40；和乘法器42。
在操作中，将待传输的位bk输入到编码器，编码器用于根据目标通信标准而从位bk中产生I(实部)和Q(虚部)符号。I和Q符号经脉冲整形，且极坐标转换器38将所得基带信号转换成相位(Ang{s(t)})和量值(Mag{s(t)})基带信号，这通常通过使用已知为坐标旋转数字计算机(Coordinate Rotation Digital Computer，CORDIC)的计算机来执行。此方框执行振幅A=I2+Q2]]>和相位 的从笛卡儿坐标到极坐标的转换。相位数据用于对本机振荡器40进行相位调制，以产生经适当的恒包络频率调制的信号cos(ωct+ω(t))，其在乘法器/混频器42中有效地乘以量值数据，得到输出的经调制RF信号，由x(t)＝A(t)cos(ωct+(t))表示。
注意，此极性调制方案非常适用于数字实施。然而，出现的问题是，振幅和相位调制路径具有完全不同的调制器，且这两个路径在其计时方面必须很好地对准。即使微小的未对准也可能导致输出的经调制RF信号发生过度的失真。
考虑到全数字实施，可将本机振荡器40制作得极其准确。本来，极性架构自然地在频率是相位关于时间的导数的频率域中操作。视所实施的调制的类型而定，频率从一个命令循环到另一个命令循环的变化Δf对于发生在表示复合包络的I/Q域中的原点附近的突然的相位反转来说可能非常大。
另一方面，常规笛卡儿调制器自然地在相位域中来操作，且避免处理频率的较大摆动。然而，此方案的缺点在于此方案与极性方案相比难以实现高分辨率。另外，I和Q路径的振幅和相位失配导致调制失真。
现有技术模拟正交笛卡儿调制器结构具有若干缺点。模拟笛卡儿调制器(1)需要模拟密集型补偿机构来使调制器损害(例如，I/Q增益不平衡和相位正交性误差)的影响最小化，(2)可能在传输路径中需要表面声波(SAW)滤波器(这增加了相当大的成本和硅面积)来降低传统模拟电路的噪声电平，(3)由于调制器的模拟性质的缘故而难以适应不同的无线电标准。
现有技术极性结构也具有若干缺点，包括(1)需要全数字锁相回路(ADPLL)的宽带频率调制，从而使此类架构所需要的变容二极管组和相关控制电路变得复杂，(2)需要校准程序来确定并规格化数控振荡器(DCO)的增益，所述校准程序的准确性在宽带调制中较为关键但有些疑问，(3)尤其在振幅调制为模拟时，振幅与相位调制信号之间需要准确的但尚有疑问的时间对准调谐，(4)需要用于从笛卡儿转换为极性的高速坐标旋转数字计算机(CORDIC)机构，(5)具有较宽频谱拷贝，其中频谱拷贝的带宽等于包络信号的带宽，而不等于正交分量I和Q的较窄带宽，和(6)进行载波泄漏消除的能力有限。
因此，需要一种调制方案，其(1)是全数字的，(2)能够在RF频率下产生复合I与Q调制，(3)避免现有技术模拟笛卡儿和极性调制方案的缺点，(4)非常适合于在深亚微型CMOS工艺中实施，且(5)能够处理任何所需调制方案，包括WCDMA和其它先进的调制方案。

发明内容
本发明通过提供用于并入有用于复合RF调制的全数字机构的RF发射器的方法和设备，来提供一种对于现有技术的问题的解决方案。本发明的数字正交调制器的关键益处是能够实质上处理所有可能的调制方案。本发明尤其可应用于且非常适合于基于单芯片CMOS的软件定义的无线电(software defined radio，SDR)。基于本发明的复合调制器的SDR能够在基于软件控制的配置的多个无线电标准之间切换，具有最大程度再利用硬件的额外益处。
本发明提供一种用于复合调制器的全数字笛卡儿(I，Q)架构。此复合调制器可代替图1所示类型的现存的现有技术模拟正交调制器结构。另外，复合调制器也可代替图2所示类型的基于数字极性架构(r，θ)的现存的现有技术调制器。
可使用大量的数字技术来实施本发明的复合调制器。所述复合调制器尤其非常适合于与深亚微型CMOS制造工艺一起使用，其中基于复合调制器的整个收发器可连同数字处理器一起集成在芯片上。一个示范性应用是单芯片多模式智能电话(single-chipmulti-mode smart-phone)和其它无线手持式装置(例如，手机)等。
本发明可被认为是复合数字-模拟转换器，其中以笛卡儿形式给出数字输入(即，I和Q表示复合数字I+jQ)，且输出是具有相应振幅和相移的RF信号。相移相对于由本机振荡器规定的参考相位，其也输入到转换器/调制器。
描述各种实施例，包括那些具有双I与Q晶体管阵列、单端且差分输出以及单和双极性的实施例。支持I和Q的正值和负值两者。对于单极性(即，单端结构)来说，通过使I或Q值相移180度来有效地产生I和Q的负值。这通过使晶体管的切换信号的相位反向以使得晶体管将在RF循环的负部分而不是正部分期间接通来实现。
在例如上文所述的传统模拟正交架构的情境中，本发明的数字笛卡儿结构提供优于基于传统模拟正交架构的现有技术调制器的若干优点。首先，数字复合调制器不需要用于使调制器损害(例如，I/Q增益不平衡和相位正交性误差)的影响最小化的模拟密集型补偿机构。第二，数字复合调制器通过提供比可由基于同一技术的模拟解决方案实现的噪声电平低的噪声电平(由于使用切换的晶体管来代替线性电路的缘故)，而在传输路径中不需要表面声波(SAW)滤波器。传统模拟电路的较高噪声电平通常导致在传输路径中需要SAW滤波器，这增加了收发器的相当大的成本和面积。第三，调制信号的数字性质允许通过使用I和Q信号的可配置滤波和取样速率来使数字复合调制器相对较简单地适应多个无线电标准，因为调制并非取决于频率调制限制，且模拟电路被最小化。
在例如上文所述的那些的传统数字极性架构的情境中，本发明的数字笛卡儿结构提供优于传统极性架构的若干优点。首先，复合调制器不需要现有技术架构中所使用的全数字锁相回路(ADPLL)所需要的宽带频率调制，从而简化并减少此类架构所需要的变容二极管组和相关的控制电路。第二，复合调制器不需要通常用于确定和规格化数控振荡器(DCO)的增益的非常准确的校准程序，其准确性在宽带调制中较为关键但有些疑问。
第三，复合调制器不需要振幅与相位调制信号之间的准确但尚有问题的时间对准调谐，所述时间对准调谐因标准不同而异，因为包络信号的滤波可能变化。第四，复合调制器不需要用于从笛卡儿转换为极性以及随后的滤波/内插的高速坐标旋转数字计算机(CORDIC)机构，所述机构产生非线性失真。注意，在极性架构中，需要此类转换器，因为复合包络始终根据与被实施的特定标准相关的已定义脉冲整形而在笛卡儿坐标{I，Q}中初始地产生。由于由在CORDIC内执行的从笛卡儿坐标转换成极性坐标的非线性变换导致的假带宽扩展(artificial bandwidth expansion)的缘故，CORDIC中通常需要高取样速率。振幅由以下等式来表达A=I2+Q2---(1)]]>且相位由以下等式来表达 第五，复合调制器以极端频率提供频谱缓减(spectral relief)，因为作为以取样频率的整数倍具有频谱拷贝的离散时间系统，复合调制器使频谱拷贝的带宽最小化为基础信号的带宽。这与现有技术极性架构中所遭受的较宽频谱拷贝的情况(其中频谱拷贝的带宽等于包络信号的带宽)相反。
注意，本文所述的本发明的很多方面可建构为作为固件在嵌入式装置中执行的软件对象，建构为作为运行实时操作系统(例如WinCE、Symbian、OSE、嵌入式LINUX等)或非实时操作系统(例如Windows、UNIX、LINUX等)的嵌入式或非嵌入式计算机系统(例如，数字信号处理器(DSP)、微型计算机、迷你计算机、微处理器等)上的软件应用程序的一部分而执行的软件对象，或作为在专用集成电路(ASIC)或现场可编程门阵列(FPGA)中实施的软核心实现的HDL电路，或作为功能上等效的离散硬件组件。
因此，根据本发明提供一种数字复合调制器，所述数字复合调制器包含第一并行开关阵列，其适合于由用I数字控制字进行门控的I本机振荡器时钟信号来计时，以从其中产生实质上与所述I数字控制字成比例的第一电流；第二并行开关阵列，其适合于由用Q数字控制字进行门控的Q本机振荡器时钟信号来计时，以从其中产生实质上与所述Q数字控制字成比例的第二电流；和用于使所述第一电流与所述第二电流相加以产生复合调制的输出信号的构件。
根据本发明还提供一种数字I/Q复合调制的方法，所述方法包含以下步骤提供I开关阵列，其适合于产生与在所述I开关阵列内有效的开关的数目成比例的第一信号；提供Q开关阵列，其适合于产生与在所述Q开关阵列内有效的开关的数目成比例的第二信号；将I本机振荡器时钟信号与I数字控制字的第一门控组合施加到所述I开关阵列，藉此，在所述I开关阵列中有效的开关的数目由所述I控制字确定；将Q本机振荡器时钟信号与Q数字控制字的第二门控组合施加到所述Q开关阵列，藉此，在所述Q开关阵列中有效的开关的数目由所述Q控制字确定；和使所述第一信号与所述第二信号相加以从其中产生复合调制的输出信号。
根据本发明进一步提供一种数字正交调制器，所述数字正交调制器包含本机振荡器，其操作以产生正交相位；开关阵列，其包含多个开关，所述开关适合于产生实质上与在所述阵列中任何一个时间均有效的开关的数目成比例的复合调制的输出信号；开关矩阵，其适合于将所述本机振荡器的所述正交相位输出耦合到所述晶体管阵列；和耦合到所述开关阵列的控制构件，所述控制构件操作以基于I和Q输入信号的值而将所述开关的第一部分动态地分配到I输出，且将第二部分动态地分配到Q输出。
根据本发明还提供一种数字正交调制器，所述数字正交调制器包含用于产生本机振荡器I(LOI)信号、反向的 信号、LOQ信号和反向的 信号的振荡器构件；I开关阵列，其包含多个第一开关，所述第一开关适合于产生实质上与在任何一个时间均有效的第一开关的数目成比例的I输出信号，其中与LOI或 信号同步有效的第一开关的数目由I数字输入信号的量值确定；Q开关阵列，其包含多个第二开关，所述第二开关适合于产生实质上与在任何一个时间均有效的第二开关的数目成比例的Q输出信号，其中与LOQ或 信号同步有效的第二开关的数目由Q数字输入信号的量值确定；第一构件，其适合于根据所述I输入信号的符号而将所述LOI信号或所述 信号耦合到所述I开关阵列；第二构件，其适合于根据所述Q输入信号的符号而将所述LOQ信号或所述 信号耦合到所述Q开关阵列；和用于使所述I输出信号与所述Q输出信号相加以从其中产生正交调制的输出的构件。
根据本发明进一步提供一种数字正交调制器，所述数字正交调制器包含用于产生第一本机振荡器信号LOI、第二本机振荡器信号LO′I、第三本机振荡器信号LOQ和第四本机振荡器信号LO′Q的振荡器构件；开关阵列，其包含多个开关，所述开关适合于在I数控分支与Q数控分支之间共享，所述开关阵列操作以产生实质上与根据组合的I与Q输入数字信号和所述本机振荡器信号而瞬间有效的开关的数目成比例的正交调制的输出信号；第一构件，其用于根据I输入信号和I本机振荡器信号而产生I基值；第二构件，其用于根据I输入信号和I本机振荡器信号而产生Q基值；和第三构件，其用于对所述I基值和所述Q基值进行时间多路复用，以产生所述组合的I与Q信号，从而产生所述正交调制的输出。


本文参看附图仅以实例的方式描述本发明，附图中图1是说明具有I和Q基带信号的现有技术正交(笛卡儿)架构调制器的方框图；图2是说明具有直接相位和振幅调制的现有技术复合极性调制器的电路图；图3是说明作为数字-RF振幅转换器(DRAC)的一部分的包络数字调制器的方框图；图4是说明将数字输入(例如，对于I或对于Q)分成整数和分数部分的方框图，其中分数部分由高速率∑-Δ调制器处理，所述高速率∑-Δ调制器的输出在DRAC内的模拟域中与整数部分相加；图5是说明数控功率放大器(DPA)的结构的方框图，所述数控功率放大器用作数字-RF振幅转换器(DRAC)；图6是更详细地说明DPA的与门的结构的电路图；
图7是说明振幅数据相对于DCO时钟的优选时序的时序图；图8是说明本发明的并入有双I与Q晶体管组和匹配网络的数字正交调制器的方框图；图9是说明具有双极性的理想的数字(基于方波的)复合调制的波形的图；图10是说明本发明的具有可选衰减器行的数字正交调制器(DQM)电路的方框图；图11是说明本发明的并入有双差分I与Q晶体管组的数字正交调制器的方框图；图12是说明具有伪差分输出的DQM的方框图；图13是说明具有单极性的理想的复合调制的波形的图；图14是说明本发明的并入有单极性和双I与Q阵列的DQM的实施例的方框15是说明具有图14的I与Q阵列的晶体管的组织的方框图；图16是更详细地说明图15的阵列的单个单元的结构的电路图；图17是说明具有共享I/Q阵列的DPA的波形的图；图18是说明并入有具有二进制加权的单端拓扑的单个共享阵列的复合数字调制器的方框图；图19是说明图18的复合调制器的示范性结构的方框图；图20是说明例如图18的调制器的基于单端单阵列的正交调制器的波形的图；图21是说明图18的调制器结构的阵列的示范性输出的波形的图；图22是说明具有多个晶体管组的DQM的方框图；和图23是说明并入有降低复杂性开关矩阵的DQM的方框图。
具体实施例方式
本文件全文中使用以下符号表示。
术语定义ACW 振幅控制字ADPL全数字锁相回路LAM 振幅调制AP 应用处理器ASIC专用集成电路CMOS互补金属氧化物半导体CORD坐标旋转数字计算机
ICCU控制单元DAC 数字-模拟转换器DBB 数字基带DC直流DCO 数控振荡器DFC 数字-频率转换DPA 数字功率放大器DQM 数字正交调制器DRAC 数字-RF振幅转换器DRP 数字RF处理器或数字无线电处理器DSP 数字信号处理器ECL 发射极耦合逻辑EDGE 增强型数据速率的全球演进技术(Enhanced Datarates for Global Evolution)FET 场效应晶体管FPGA 现场可编程门阵列GPS 全球定位系统GSM 全球移动通信系统HDL 硬件描述语言IC集成电路LAN 局域网络LO本机振荡器MOS 金属氧化物半导体MP3 MPEG音频层3MPEG 运动图像专家组nMOS n沟道金属氧化物半导体PA功率放大器PCB 印刷电路板PLL 锁相回路PM相位调制
pMOSp沟道金属氧化物半导体PVT 过程 电压 温度QAM 正交振幅调制RF 射频RFC RF阻流器SAW 表面声波SDR 软件定义的无线电UWB 超宽带VCO 压控振荡器WCD 宽带码分多址MAWLAN无线局域网络本发明是用于在数字RF处理器(DRP)中使用的全数字正交调制器的设备和方法。本发明希望用于无线电发射器和收发器中，但也可用于其它应用(例如，一般通信信道)中。本发明通过提供实施笛卡儿调制且避免现有技术非数字或半数字设计的缺点的调制方案来提供对于现有技术的问题的解决方案。在直接数字-RF振幅转换器(DRAG)的情境中提供数字正交调制器结构，所述直接数字-RF振幅转换器(DRAG)并入有数字功率放大器(DPA)电路，其用于将I/Q输入信号、D/A转换、滤波、缓冲和RF输出振幅控制有效地组合到单个电路中。
为了帮助理解本发明的原理，在充当WCDMA的全数字极性发射器IC的末级的数字-RF振幅转换器(DRAG)的情境中提供描述。所属领域的技术人员应了解，本发明的全数字正交调制方案可适合于遵从大量其它无线通信标准，例如EDGE、扩展数据速率蓝牙、WCDMA、无线LAN(WLAN)、超宽带(UWB)等。然而，应了解，本发明不限于与任何特定通信标准(无线或另外的标准)一起使用，且可在光学、有线和无线应用中使用。另外，本发明不限于与特定调制方案一起使用，而是也可应用于其它复合振幅调制方案。
术语发射缓冲器希望包括发射缓冲器以及各种放大器电路，例如功率预放大器、低功率放大器、高功率放大器等，且不希望受所产生的功率的量限制。
注意，本文件全文中，将术语通信装置定义为适合于通过媒介发射、接收或发射且接收数据的任何设备或机构。通信装置可适合于在任何合适的媒介(例如，RF、无线、红外、光学、有线、微波等)上通信。在无线通信的情况下，通信装置可包含RF发射器、RF接收器、RF收发器或其任何组合。
本文提供面向深亚微型CMOS电路的模拟和RF设计者的范例。在深亚微型CMOS工艺中，数字信号边缘过渡(digital signal edge transition)的时域分辨率优于模拟信号的电压分辨率。此环境下成功的设计途径将通过强调以下几点来开发所述范例(1)MOS晶体管的快速切换特征高速时钟和/或对时序过渡的精细控制；(2)高密度的数字逻辑(在此工艺中为250kgate/mm2)使得数字功能极其便宜；和(3)精细平版印刷术使得较小装置几何形状与精确装置匹配成为可能。同时避免了(1)使模拟设计中通常使用的电流偏置；(2)对电压分辨率的依赖；和(3)存储器和数字电路不需要的非标准装置。
图3中展示说明基于数控振荡器(DCO)和数控功率放大器(DPA)电路的极性发射器的方框图。为了清楚起见，未展示环绕DCO的全数字PLL。所述电路(通常参考50)包含坐标旋转数字计算机(CORDIC)和极性信号处理区块52、DRAG 60和数字-频率转换(DFC)54。电路50说明执行任意复合调制的RF无线发射器的新范例的应用。数字逻辑的低成本允许进行尖端数字信号处理。小型且匹配良好的装置允许从数字域到模拟域进行精确的高分辨率转换。使用超高速时钟(即，高过取样比率)来消除对频谱拷贝的随后专用重构滤波的需要，且允许将高速率∑-Δ抖颤用于分辨率增强。由于转换器利用具有高频谱纯度的DCO时钟，所以取样抖动非常小。由于所使用的现代CMOS技术的精细特征尺寸和高切换速度的缘故，可使个别数字-频率转换(DFC)和数字-RF振幅转换(DRAG)传递函数非常线性且具有高动态范围。
在极性架构中，使用CORDIC算法将在数字基带(DBB)中产生的笛卡儿坐标系统的I和Q样本转换成极性坐标系统的振幅和相位样本。接着对相位进行差分以获得频率偏差。随后通过信号处理来调节极性信号，以充分增加取样速率，以便减小量化噪声密度并减轻调制频谱拷贝的影响。将频率偏差输出信号馈入到基于DCO的NF-位DFC中，此产生经相位调制(PM)的数字载波yPM(t)＝sgn(cos(ω0t+θ[k])) (3)其中sgn(x)＝1(x≥0)且sgn(x)＝-1(x＜0)，ω0＝2πf0是角RF载波频率(angular RFcarrier frequency)，且θ[k]是第k个样本的调制基带相位。相位θ(t)=∫-∞tf(t)dt]]>是频率偏差的整数，其中t＝k·T0，T0开始取样周期。
振幅调制(AM)信号借助基于DPA的NA-位DRAG来控制经相位调制的载波的包络。数字载波的高阶谐波由匹配网络滤出，使得sgn()算符被丢弃。合成的DPA输出含有所需的RF输出频谱。
yRF(t)＝a[k]·cos(ω0t+θ[k]) (4)其中a[k]是第k个样本的调制基带振幅。
不管等式3与4的共同性如何，等式3与4的两个转换函数之间存在重要的差异。由于通信系统的窄带性质的缘故，DFC操作范围较小但具有精细分辨率。另一方面，DRAG操作范围几乎是完全的，但并不如此精确。另外，相位调制路径的特征在于由振荡器的频率-相位转换导致的额外1/s滤波。AM与PM路径之间的信号处理和延迟应匹配，否则重新组合的合成信号将失真。通过数字电路的时钟-循环准确特征来保证处理过程、电压和温度(PVT)变化的匹配。
DFC和DRAC是不在信号路径中使用任何电流偏置或专用模拟连续时间滤波的全数字发射器的关键功能。为了改进匹配、线性、切换噪声和运算速度，操作转换单元(位-频率或RF载波振幅)主要实现为经单位加权的。下文提供其架构。
离散时间调制信号的频谱拷贝以取样速率频率fR的整数倍出现在DCO和DPA输入处的频率轴上。由于DCO/DPA输入的零阶保持的缘故，频谱拷贝通过sinc2函数的相乘而衰减。频谱Sf(ω)拷贝通过振荡器的1/s操作而进一步衰减6dB/倍频程，以最终出现在RF输出相位频谱Sφ(ω)处。fR＝26MHz的取样速率对于待充分衰减的拷贝来说足够高，因此使得在基带处连续时间滤波的情况下所述RF信号不能与由常规发射器产生的RF信号区分。相反，由到达DPA电路的数字输入的离散时间性质导致的振幅调制的频谱拷贝仅由零阶保持函数抑制，且因此通常需要额外处理(例如，数字或模拟滤波)以便充分抑制到所需水平。这也适用于在借助本发明的DQM执行的数字正交调制的情况下的频谱拷贝，因为DQM执行复合上转换，藉此基带频谱上移到载波频率。因此，必须将取样速率选择为使得以是取样频率的整数倍的频率距离出现的这些频谱拷贝可由于某种原因而在DQM的输出处被滤波，或不会产生可能存在由规则、干扰考虑等规定的严格频谱限制的问题。
一般调制器图3中的两个调制器可被视为一般数字-模拟转换器(DAC)的数字前端，其中“模拟”表示频率或RF载波振幅。出于上文所述的原因，物理转换器的单元元件通常经单位加权。因此，调制器的最简单实现物是二进制-经单位加权转换器。
遗憾的是，上述配置不可行，因为转换过程的分辨率有限。举例来说，DFC的12kHz频率步进(frequency step)对于峰值频率偏差为67.7kHz的GSM调制来说不够。同样，对于振幅调制来说，6位振幅分辨率也太粗略。
图4中展示说明作为数字-振幅转换器(DAC)的一部分的数字调制器的方框图。在此方案中，通过经由∑Δ调制器72使最精细转换单元元件高速抖颤，来实现更精细的转换分辨率。将N位数字固定点输入分成M个整数(高阶)位和N-M个分数(低阶)位。整数字设定激活的转换元件的数目，且被馈给到经单位加权的编码器70。分数字被馈给到∑Δ调制器72，所述∑Δ调制器72产生高速整数流，其平均值等于分数字。将整数和高速抖颤流馈给到“模拟”转换单元74(例如，在DQM的情况下，晶体管阵列)。此数字-模拟转换区块74用于产生“模拟”输出，其中两个流(整数和抖颤的分数)的基值的总和表现为模拟实体(analog entity)(例如，具有相应量值的RF电流)。在DQM中使用此原理，其中DQM的两个正交分支(例如，I与Q或I+Q和I-Q)中的每一者可能需要此形式的单独抖颤，这取决于目标分辨率和整数部分的分辨率限制。
注意，在此DAC架构中，低速率宽带宽整数流决不与高速率分数流合并在数字域中，且在装置单元域中进行最终流相加。以此方式，将高速操作限于电路的一小部分，因此减小了电流消耗。视应用和操作的导出频率而定，此求和也可发生在数字域中，且可将得到的高速数字总和提供给数字-模拟转换器电路(例如，晶体管阵列)。
数控功率放大器极性发射器中的DPA(其充当数字-RF振幅转换器(DRAC))作为近类E(near-classE)RF功率放大器而操作，且由DCO的方波输出驱动。图5中展示说明数控功率放大器(DPA)的结构的方框图。DRAC(通常参考80)包含多个(N个)通门型(pass-gate type)与门88、多个(N个)输出装置或切换元件90(在此实例中为nMOS装置)、电容器C1、C2和电感器96(接合线)、L1、RFC，其一起形成带通匹配/滤波网络。DPA(或DRAC)作为伪类E型(pseudo class E type)放大器而操作，且由DCO 82和缓冲器94的方波信号输出来驱动。作为类E缓冲器，DRAC不需要DC偏置电流，这与类A、类AB、类C或类D放大器不同。方波信号是来自上文所述的全数字PLL(ADPLL)的经相位调制的信号。所述N个nMOS晶体管90用作接通/断开开关。RF阻流器(RFC)用作双向RF电流源，将nMOS开关连接到芯片上电源电压调整器(on-chip supply voltage regulator)(VDD_RFIO)。开关阵列由数字信号来驱动且在其输出处产生模拟电压波形。
电容器C1表示所述阵列的nMOS晶体管的漏极节点处的芯片上电容，且在由nMOS开关的非线性CDD给出的一个循环期间包括(出于分析目的)等效电容。发射频率的剩余第二谐波由C2与L1的串联组合进行滤波，从而允许开关阵列本身保持为产生非正弦曲线波形的单端电路。选择其余匹配网络组件来实现以下状态开关输出严重衰减，使得当输出电流较高时漏极电压较低，且反之亦然，从而实现高效率和低噪声性能。
此外，为了保持开关90的栅极氧化物完整性，漏极处的电压摆动必须由匹配网络控制以满足Veff，G0I＜2·VDD，其中Veff，G0I表示漏极上的由一个RF循环引起的等效DC电压。此缓冲电路理想地适合于数字CMOS工艺中的低电压环境，因为(与在晶体管充当电流源的类A、B和C放大器中不同)在此结构的情况下，对VDS不存在余量要求。唯一的要求是VGS必须能够高于阈值电压，以便使晶体管接通，这自然由输入数字信号来保证。此缓冲电路(在深亚微型CMOS工艺中实施)的另一优点是不需要类F型放大器的额外输入电路和输出滤波电路。
每个nMOS开关的控制逻辑均包含通门型与门，其输入是ADPLL的经相位调制的输出和来自数字控制区块的振幅控制字(ACW)。在图14的DQM实施中，极性发射器的振幅控制字由I和Q信号代替，I和Q信号每一者均馈给相同结构的单独阵列。DRAC概念中开发了开关的接通电阻和驱动强度，以引入所发射波形的功率控制，并实现控制输出功率的全数字方法。将与门实施为通门而不是常规的标准全静态与门。这具有的优点是，使来自与功能件的热噪声最小化且进而减小了DRAC的最终宽带相位噪声最低限度。此结构还用于减少RF载波泄漏，假定多个装置的实际寄生装置，RF载波泄漏可能由时钟馈通引起。如上文所述，与门功能件的替代实施包括使用栅地-阴地放大器(cascode)(或电流导引拓扑)或衰退装置以及驱动器晶体管。然而，这些途径会使得输出噪声性能降级且本机振荡器(LO)馈通(经由装置寄生电容)增加，这限制了DRAC的动态范围，且因此不是优选的。
如图5所示，在示范性实施中，视情况将由DRAC电路产生的RF输出信号输入到外部功率放大器(未图示)，其中根据特定无线标准将所述信号放大到适当的电平。接着将功率放大器的输出输入到天线以便用无线电进行传输。也可以高输出功率电平来实施DRAC，从而可能在其输出处不需要进一步的放大。应了解，DRAC电路也可在非无线应用(例如，线缆调制解调器应用)中使用，在此情况下，信号将不被馈给到天线。
在深亚微型CMOS技术中，可从约1.2V的电源提供的最大输出功率与单个晶体管的最小输出功率之间的比率规定可在DPA晶体管阵列中实施的晶体管的最大数目，且因此限制整体阵列的基本分辨率。
图6中展示更详细地说明DPA的通门与功能件的电路图。通门型与功能件电路(通常参考100)包含pMOS晶体管104、nMOS晶体管108、隔离/分流晶体管106和反相器102。在操作中，通门允许简单门的非常有效的实施，且需要较少晶体管，且由于单反相电平而具有较小延迟。其优点是门结构有效地将数字控制噪声滤出，并在输入之间且在时钟输入与电路输出之间提供高程度的隔离。低噪声是由于输出信号并非起源于通门的门节点的事实导致的，因此通门实质上提供零噪声。为了实现额外的隔离，当数字控制输入处于断开状态时，通过隔离/分流晶体管106将通门的输出拉至接地。这确保开关被断开，且进一步减少时钟输入与电路输出之间的信号耦合。
注意，到达与门的DCO时钟沿与数据沿输入对准较为关键。数据变化的理想时序在如图7所示的DCO时钟低状态的中间某处。
全数字正交调制器-单独的I/O阵列本发明的数字-复合振幅转换电路所基于的原理类似于上文所述的数字功率放大器(DPA)的原理。DPA充当数字-RF振幅转换器(DRAG)，如2005年4月26日申请的题为“Low Noise High Isolation Transmit Buffer Gain Control Mechanism”的第11/115,815号美国申请案中详细描述，所述申请案全文以引用的方式并入本文中，其中如上文结合图2所述，DRAC仅仅用于极性结构中的振幅调制。
用于振幅调制的DRAC的基本结构在上文中描述且在图5中进行了说明。由编码器产生数字控制位，所述编码器将表示振幅的数字字转换成一组相应的启用信号(即，数字控制位92)，其允许以RF载波速率运行的DCO的时钟信号输出通过并到达并行阵列中的晶体管。允许时钟通过的与门的数目将决定在输出处负载上产生的所得RF振幅，从而实现从数字振幅控制字(ACW)到相应的RF振幅的转换。由于接合线96中的总电流是所有晶体管的电流的总和，所以DRAC执行加法功能。然而，由于此时阻抗和电压受以RF速率切换的晶体管的数目影响，所以不能通过多个分支的简单叠加来确定输出功率。因此，振幅调制器必须使用预失真电路来补偿由这种类似饱和效应(saturation-likeeffect)引起的AM-AM失真。注意，尽管在通过将由多个晶体管产生的电流相加来产生RF输出信号的情境中描述了本发明，但本发明不应限于此。或者，每个晶体管可提供电导，且RF输出实质上与电导的总和而不是电流的总和成比例。视切换装置的操作区域而定，可能是每个有效开关的接通电阻对输出RF波形的受控振幅产生了影响。同样可能的是，切换装置在每个切换循环中均经历主操作区域的变化，因此导致电流模式与电导模式方案的混合。注意，求和电流不等于求和电导，因为每个晶体管均可由独立的电流源代替，藉此，加上来自每个源的电流而不是其电导。
本发明的复合调制器利用类似的DRAC拓扑，以便实现笛卡儿坐标中的复合调制。这与极性架构形成对比，在极性架构中，DRAC仅提供振幅调制，其需要用相位调制来补充。图8中展示说明本发明的并入有双I与Q晶体管组的全数字正交调制器的方框图。所述复合调制器(通常参考110)包含I开关阵列120、Q开关阵列112和匹配网络114。可视情况将匹配网络的RF输出耦合到外部功率放大器和外部天线以用于无线应用。
I和Q开关阵列中的每一者均包含晶体管组124，其栅极连接到与门的输出。在I开关阵列中，与门中的每一者均接收I本机振荡器信号LOI和I控制字116的一个位。类似地，在Q开关阵列中，与门中的每一者均接收Q本机振荡器信号LOQ和Q控制字118的一个位。所述匹配网络以类似于上文所述的图5的匹配网络的方式被构造和进行操作。
来自每个I和Q阵列内的多个并行晶体管的电流(或等效地，电导)的相加可被视为乘法运算的实现结果。在极性情况下，其为振幅/包络信号与经相位调制的载波相乘RF(t)＝A(t)×cos(ωct+(t)) (5)且在笛卡儿结构中，其为I和Q复合包络基带信号与正交LO信号相乘。
RF(t)＝I(t)×cos(ωct)+Q(t)×sin(ωct) (6)在笛卡儿结构中，节点126处的并联连接(图8)进一步实现了等式6的加法运算。
等式6中的数学表达式也可重写为两个正交的本机振荡器信号LOI与LOQ的线性组合RF(t)＝I(t)×LOI+Q(t)×LOQ(7)其中对于给定实例t，此线性组合的系数为包含经调制的信号的复合包络表示的I(t)和Q(t)基带信号的瞬时值。
传统上，LOI与LOQ信号是正弦曲线且正交的，如在等式6中。然而，通过用相同周期Tc＝2π/ωc和时移Tc/4(等于基频ωc下的90度相位)的任何其它对周期性函数来取代这两个函数会产生相同的所需经调制的信号。如众所周知，这是因为任何周期性函数均可表示为一连串傅立叶正弦曲线，其将包括基频下的正弦曲线函数和所述基频的整数倍(即，谐波)下的额外正弦曲线函数。在实践中，可借助低通滤波来容易地将谐波从信号中移除，因为基频与频率轴上的最近谐波之间的距离等于载波频率。由于将周期性函数LOI和LOQ设定为在其之间具有四分之一的时移周期，所以其基频将彼此间隔90度相移，且可用于产生等式6的复合经调制的信号(假定应用适当的滤波)。
对于非正弦曲线情况来说，等式7的线性组合将扩展成多个包含正交正弦曲线对的此类组合，除在基频下的正弦曲线(其将用作ωc下的所需的经调制的信号)外，其它所有的正弦曲线均将受低通滤波抑制。
具体地说，可使用将满足LOI与LOQ信号之间的四分之一周期时移的各种形式的数字波形(例如，矩形脉冲)。这提供了以下优点使相对较简单的数字实施能够产生此组具有高和/或可调节准确性的本机振荡器信号；和借助如本发明所教示的简单的接通/断开切换而可能在线性组合表达式内实现乘法函数。
参看图8，在时间t的任何实例处，根据如分别由I和Q控制字116、118实现的瞬时值I(t)和Q(t)，在并行晶体管的每个I和Q阵列内接通特定数目的晶体管124。如图9所示，用被选作具有双极性和50％工作循环的方波的LO调制/上转换波形来论证这一点。I和Q本机振荡器信号LOI和LOQ两者均可具有+1或-1值。I和Q与各自的LOI和LOQ时钟的相乘对于时钟的四个四分之一循环中的每一者来说导致不同的结果，这取决于每个四分之一循环中的LOI和LOQ时钟信号的特定值。如图9所说明，四个结果是I+Q、I-Q、-I-Q和-I+Q，图9展示如上文在等式7中所表达的具有双极性的理想的基于方波的复合调制的波形。
注意，I和Q控制字通常包含由解码器基于I和Q的值而产生的温度计码。在这种情况下，晶体管阵列中的所有晶体管具有相同的单位加权。或者，晶体管可经配置以具有代表自然编码的二进制加权。在此情况下，不使用温度计解码器，且将I和Q信号直接施加到栅极。
图10中展示说明具有衰减器行的DQM的示范性实施例的方框图。在此替代实施例中，调制电路(通常参考140)包含DCO 142、数字控制单元(CU)148、开关矩阵147、nMOS晶体管阵列144和匹配网络149。开关矩阵用于控制阵列144中的多个晶体管。开关矩阵包含可选的衰减器行147，其可用于对晶体管阵列中的未使用的晶体管中的一些进行分流，以减小输出振幅和载波馈通，且最终增加输出的动态范围。控制单元148适合于控制开关矩阵中的衰减器行，因为控制单元148基于I和Q输入信号的值而知道在任何一个时钟循环期间，哪些晶体管正被使用。使用可选的衰减器行的一个应用是在WCDMA系统中，所述WCDMA系统具有90dB的动态范围要求。通过使用此方案，将未使用的晶体管的栅极连接到逻辑“1”，因此使输出功率和任何泄漏均衰减。
DCO 142在RF频率下提供正交输出。DCO核心在2倍频率下运行，且正交分频器产生90度间隔的相位。TX的低相位噪声要求可能需要CMOS型分频器(例如，动态的)而不是ECL型分频器。将晶体管阵列144视为在启用时以RF速率接通/断开的电流源(或可能是电阻器)阵列。每个晶体管以由开关矩阵分派的某一相位提供电流(或电导)。注意，晶体管不与任何特定相位相关。尤其在较大总数的有效晶体管的情况下，每个晶体管的电流(或电导)贡献均是非线性的。
本发明的笛卡儿调制器的优点是其在相位域中操作，且可瞬间改变相位(例如，在一个时钟循环内)。注意，对于数字I/Q调制来说，I和Q域(即，正交域)以数字方式调整。
图10的调制器的(及图12、22和23的调制器的)另一优点是，使用开关矩阵和控制单元使阵列内的晶体管能够动态地分配到I和Q相位线中的任何一者。这大大改进了调制器的效率，因为所需要的晶体管的总数减小。开关矩阵有效地创造了晶体管的共享，结果减小了产生I和Q信号所需的晶体管的数目。开关矩阵进一步提供消除I/Q增益失配可能性的优点，因为开关矩阵可在I与Q分支之间动态地重新分配来自阵列308(图23)的晶体管。
DCO操作以输出分离90°的正交相位，即LOI+(0°)、LOQ+(90°)、LOI-(180°)、LOQ-(270°)。开关矩阵内的相位线与晶体管线的每个交叉表示与门或等效切换点。到达每个门的两个输入包含相位线和来自控制单元148的控制线。每个列中的逻辑门的输出耦合到晶体管阵列144中的特定晶体管的栅极。
开关矩阵确定操作的“智能”。在每个时钟循环时，控制单元基于I和Q的值而产生适当的控制信号并将所述控制信号输出到开关矩阵。当晶体管阵列中的有效晶体管连接到不同的DCO输出相位且允许它们的相对基值改变时，实现笛卡儿操作。当啮合具有正交关系的两个相位(例如，LOI+和LOQ+)的晶体管时，实现相位之间的内插。
例如，对于45°相移来说，当将N个晶体管连接到Q+相位线时，将相等数目(N个)的晶体管连接到LOI+相位线。当将LOI+和LOQ+晶体管的基值合并在一起时，执行内插，即通过向量加法，振幅将为，且相位将恰好为90°的一半，即45°。
参看图9，由于假定本机振荡器(LO)信号能够取负值和正值(即，双极性-1和+1)，且I和Q基带信号也可独立地具有正值和负值，所以所得信号也可具有双极性。这表示了图8的晶体管阵列的伪差分结构，其中每个单个晶体管由晶体管对代替(例如在图11所示的结构中)。每个晶体管对内的每个晶体管的接通时间为周期的一半。因此，两个晶体管之间存在180度的相移。
图11中展示说明本发明的并入有双差分I与Q晶体管组的数字正交调制器的方框图。类似于图8的DQM，本发明的此伪差分实施例也在笛卡儿坐标中实现了复合调制，同时直接支持负和正输出电流两者。伪差分复合调制器(通常参考150)包含I开关阵列152、Q开关阵列154、匹配网络160和负载162。差分RF输出可视情况耦合到外部功率放大器(未图示)和外部天线(未图示)以便在无线应用中使用。
I和Q开关阵列中的每一者包含一组晶体管对168、170，其经配置以产生差分信号，且所述晶体管对的栅极连接到与门166的差分输出。与门166适合于产生非反相和反相输出两者。在I开关阵列中，与门接收I本机振荡器信号LOI和I控制字172的一个位。类似地，在Q开关阵列中，与门接收Q本机振荡器信号LOQ和Q控制字174的一个位。所述匹配网络以类似于上文所述的图5的匹配网络的方式被构造和进行操作。
来自每个I和Q阵列内的多个并行晶体管的电流(电导)的相加可被视为等式7的乘法运算的实现结果，即I和Q复合包络基带信号与正交LO信号的相乘。每对晶体管并联连接且将电流提供到节点156、158处的两个并联连接，以实现等式7的加法运算。具体地说，节点156对到达匹配网络的(I+jQ)+输入的电流进行求和，且节点158对到达匹配网络的(I+jQ)-输入的电流进行求和。将差分输出(RF OUT+和RF OUT-)施加在负载162上。视特定应用而定，匹配网络的输出可输入到外部PA(未图示)，所述外部PA的输出驱动天线(未图示)。匹配网络连接到VDD，且适合于在负载162上产生差分RFOUT+和RF OUT-输出信号。
注意，或者，单独的与门可用于分别驱动I和Q晶体管阵列两者中的晶体管170的栅极。在此替代实施例中，当假定非差分与门时，将需要非反相和反相时钟信号LOI和LOQ两者。与门166将接收非反相时钟信号，但不会产生反相输出，反相输出事实上将可在使用反相LO信号的单独与门的输出处获得(未图示)。
图12中展示说明具有伪差分输出的数字功率放大器(DPA)的方框图。在此替代实施例中，调制电路(通常参考180)包含DCO 182、数字控制单元184、开关矩阵190、两个晶体管阵列186、194和两个匹配网络188、192。通过认识到存在DCO的四个相位输出(即，LOI+、LOI-、LOQ+、LOQ-)的事实，来产生差分输出。然而，从内插的角度来说，仅需要两个相位(视象限而定)。举例来说，象限1使用LOI+和LOQ+，而象限4使用LOI+和LOQ-。在每种情况下，所述相位中都有两个相位不被使用。因此，将矩阵中未使用的相对开关输入到第二晶体管阵列194，所述未使用的相对开关产生负输出，从而导致来自调制器的伪差分输出。差分结构的优点是增益增加，因为信号可在0，0与+1，-1与-1，+1之间行进，以实现使振幅加倍，从而导致额外6dB的增益。另外，差分输出信号较不易受到常见模式噪声和失真的影响。
在本发明的替代实施例中，通过将图9的LO波形修改成单极性型式来提供实现复杂性的降低。图13中展示说明具有单极性的理想的复合调制的波形的图。由于图13的LO波形仅取值+1和0，所以对调制表达式来说，仅存在三个非零的可能瞬时结果，其对应于载波循环的四个四分之一中的三个。对于加法来说，四个可能的结果是I+Q、I、0和Q，如图13所示。
当假定非差分单端结构用于调制器阵列中的每个晶体管级(如上文所述的图8所说明)时，不能直接支持I或Q或I+Q的负值，因为非差分级仅能在一个方向上迫使电流进入负载中。为了达到负瞬时值，使用180度的时移，这可通过利用反相LO信号来实现。
图14中展示说明本发明的并入有单极性和双I与Q阵列的正交调制器的实施例的方框图。调制器(通常参考200)包含DCO 202；1:2分频器(divider by two frequency divider)220；I和Q编码器204、218；I和Q LO多路复用器214、216以及I和Q晶体管阵列206、208。
在此实施例中，将DQM晶体管阵列分成两个逻辑半，其中每个逻辑半(logical half)由不同的LO(移位90度)来计时，使得它们代表I和Q。所述两半在其输出处短路，因此，电流相加被执行且用于实现代表复合调制的表达式7中的“+”运算。
只要I(或Q)的符号指示负值，就通过选择反相LOI(或LOQ)来实现I(或Q)的负值的表示。因此，不需要在相对方向上产生电流，而是产生移位180度(即，在时间上移位半个RF循环)的电流，其在效果上是相等的，但不要求晶体管在两个不同方向上将电流推进到负载中，这是只有更麻烦的差分结构才会支持的能力。
在操作中，DCO和分频器用于产生I和Q本机振荡器信号的非反相型式(即，LOI和LOQ)和反相型式(即， 和 )。I和Q的符号控制多路复用器214、216的选择输入。当I的值为正时，I的非反相型式输入到I阵列206，从而规定四个象限中的第一象限中的向量。类似地，当Q的值为正时，Q的非反相型式输入到Q阵列208，从而规定第一或第二象限中的向量。I和Q阵列两者的输出在节点212处相加，以产生经调制的RF输出。所述节点经由负载/电路210连接到VDD，所述负载/电路210可为RF阻流器、电阻性负载、具有镜射能力(mirroring capability)的电流源等。分别由I和Q编码器204、218来执行N位I和Q量值到k位温度计码的转换。注意，如果晶体管阵列206和208经二进制加权，那么可省略编码器。
当Q的符号为负时，选择LOQ的反相形式而不是LOQ，从而规定第三或第四象限中的向量。接着乘积abs[Q(t)]×LOQ在LOQ的正半循环期间将为正，但相对于Q为正的情况，将以Tc/2的时移放入时域中，因为反相LOQ的非零半循环被放在距非反相LOQ所述时间距离处。相同情况适用于I。因此，四个可能的乘积I+Q、I、0和Q实际上将由abs(I+Q)、abs(I)、0和abs(Q)代替，且可在RF循环的四个四分之一中的任何一者处发现。四个可能的乘积将根据I和Q的符号而移位到适当的位置(即，发现向量{I，Q}的特定象限)中。
类似地，通过首先将“整流”函数应用在合成波形(图9中的I×LOI+Q×LOQ结果行中所指示)上，图9的波形可适合于用单端结构而不是差分结构来产生。此类整流的结果(其中仅使用波形的正部分且省略负部分)将是代表正的±I±Q的两个组合的两个脉冲。对于任何给定非零(I，Q)对来说，仅两个此类组合(例如，I+Q和I-Q)将为正，而另外两个(在此实例中为-I-Q和-I+Q)将为负(视将发现I、Q的象限而定)。因此，经整流的波形将始终具有50％工作循环，其中RF循环的两个有效四分之一循环地连续(即，第1和第2，或第2和第3，或第3和第4，或第4和第1)。因为I和Q随时间而变化(通常以比RF载波频率慢得多的速率)，所以两个有效四分之一将在这四个可能性之间随时间而移位。这与图13中所指示的实现结果相反，图13中由于RF循环的仅一个四分之一为零，所以工作循环为75％。
可用于代表由图9的波形指示的调制器的数学表达式(在出于用单端电路来实施所述调制器的目的而应用整流之后)可写为RF(t)＝整流(I(t)×LOI+Q(t)×LOQ) (8)本文将整流函数定义为用零代替所有负值，如下所表达整流(y)＝y(y＞0时)，否则为0(9)或者 然而，整流是可能使信号失真的非线性函数。对于经对称调制的信号(其为通常使用的通信标准的特征)来说，所遭受的失真可被容易地克服，使得可通过简单的滤波和补偿来获得等式6的理想表达式的所需频谱。
使用图12的波形的调制器的单端实现(其为优选的)可由以下数学表达式来表示RF(t)＝整流(I(t)×LOI)+整流(Q(t)×LOQ) (11)其中假定LOI和LOQ在+1与-1之间而不是+1与0之间来回切换，如图13所示。表达式8和11是不同的，且将表现为代表相同经调制信号的不同时域波形。然而，在适当的滤波和补偿之后，它们均将产生等式6的理想信号的所需频谱。
图15中展示更详细地说明图14的组合的I与Q阵列的结构的方框图。在此示范性实施例中，使用交错，以便减少由晶体管之间的失配引起的I与Q阵列之间的潜在的增益失配。晶体管阵列的缠结减少了两个阵列之间的“地理”变化的可能性，所述“地理”变化可能导致不同的增益，例如栅极处的氧化物厚度的变化的结果，其改变FET的阈值电压且因此改变通过FET的电流(对于给定栅极电压来说)。
将I与Q阵列(通常参考230)实施为单个物理阵列，其充当图14的两个逻辑I和Q阵列206和208。在此实例中，阵列的尺寸是8行乘以32列的单元238。16位I列选择232和8位I行选择236确定为I输出而接通的开关元件(例如，晶体管)的数目。I和Q编码器204、218(图14)操作以将I和Q量值转换成温度计码，表示总数等于温度计码的值的晶体管被接通。类似地，16位Q列选择234和8位Q行选择239确定为Q输出而接通的晶体管的数目。因此，阵列的32个列被共享，其中16个用于I且16个用于Q。
为了减少由于阵列内的晶体管的不同物理位置引起的PVT变化所产生的晶体管失配，对阵列的I和Q部分进行缠结。为了进一步减少晶体管失配，修改接通晶体管的次序，使得使用蛇状图案来横穿所述阵列，如图15所指示。一旦处于一行的末端处，晶体管就在与前一行的方向相反的方向上在下一行中接通。这用于使由于行改变而导致的晶体管失配最小化。
图16中展示更详细地说明图15的阵列的单个单元238的结构的电路图。所述单个单元结构(通常参考240)包含与门242；或门246；晶体管对248、250；以及晶体管252。在操作中，将本机振荡器时钟信号输入到由pMOS晶体管248和nMOS晶体管250组成的通门型晶体管配置。这些晶体管的栅极由或门246的输出来驱动。特定单元的行和列信号由与门242进行门控，且输出被施加到或门246的一个输入。将row_next信号施加到或门的第二输入。row_next信号对阵列的待接通最后行中的单元起作用。根据适当的温度计码产生row_next信号。将通门的输出施加到晶体管252的栅极。当接通时，晶体管252提供一部分电流，其与来自与CLK信号(代表LO信号中的一者)同步也接通的其它单元的电流相加。在一般情况下，相加节点RF输出经由阻流器254而拉至VDD，或连接到图14的负载210。
全数字正交调制器-共享的I/Q阵列如上文所述，可通过用于以彼此处于90度相移的时钟切换的I和Q分支的单独晶体管组来实现笛卡儿加法。根据本发明，也可通过为I和Q输入两者服务的组合晶体管组来实现笛卡儿加法。组合晶体管组在I分支与Q分支之间共享。在两种情况下，必须考虑先前所述的饱和效应，且所述饱和效应可能导致IQ相互作用，所述相互作用需要复合预失真(当叠加不能承担调制器中的I和Q基值时)。当I和Q激励不同时提供到调制器且调制器不显示出任何存储效应时，可消除IQ相互作用。在这种结构中，考虑上文的等式6的加法，对I激励的响应可不依赖于Q值，且反之亦然。这种具有共享I/Q阵列的DQM结构的LOI和LOQ波形可采取图17所述的形式。
差分结构可直接实施等式7的调制表达式RF(t)＝I(t)×LOI+Q(t)×LOQ(7)其中对应于每个差分级均可在负载中产生的电流的两个方向，可支持正极性和负极性两者。用于此情况的单端型式在数学上可由表达式11来描述RF(t)＝整流(I(t)×LOI)+整流(Q(t)×LOQ) (11)其中LOI和LOQ波形是图17中的那些波形，且根据需要彼此移位Tc/4。
此共享结构的优点是，在晶体管阵列内，I和Q的基值在单独的情况下产生且不是同时的。这使得能够使用可在到达阵列的输入处实施的时间多路复用。在每个四分之一循环时，均将施加适当的激励，持续某一较短持续时间，使得其效应在Tc/4后施加下一激励时将实质上为零。一旦具有发生在不同情况下的I和Q基值的合成信号通过带宽限制滤波器，就可发生连续加法，从而产生等式6的所需结果。由于I与Q共享同一晶体管阵列(呈此基于窄脉冲的系统的差分型式和单端型式)，所以不存在I/Q增益失配顾虑。
加法也可以数字方式实现，且在每一四分之一循环(即，每一Tc/4)时应用于阵列。这不需要将LO信号馈给到阵列中，且将调制器电路的功能性从DRAC的功能性减小为DAC的功能性。换句话说，调制器电路操作以将瞬时的以数字方式表示的激励转换成相应的模拟电平，这与将数字激励转换成相应的RF振幅相反。
图18中展示说明并入有具有二进制加权的单个阵列的DQM的方框图。调制器结构(通常参考260)包含单个晶体管阵列268，使用所述单个晶体管阵列268，而不是两个专用于I和Q的单独阵列。此结构的关键优点是，其固有地消除了通常在正交调制器中出现的I/Q增益失配问题，因为复合信号的两个正交分量由相同元件基于时分多路复用而进行处理。
上文所述的双阵列结构的优点是，通过连接来自两个阵列的所有晶体管的漏极的共同节点中的电流的相加，以模拟方式执行I+jQ内的加法运算。这允许在切换元件前的电路以相对较低的速率(即，对应于I和Q基带信号的取样速率)运行，而仅在每个晶体管前的与运算以较高速率运行，因为与运算中发生与LO信号的混合/乘法运算。
相反，单个阵列结构需要温度计解码器实现为以支持图21A和21B的波形所必需的高速率运行(下文描述)；或阵列可构造有经二进制加权的元件，而不是相等大小的经单位加权的元件，因此完全不需要温度计解码器。
图18所示的复合调制器区块262的功能是基于N位I和Q输入以及LO信号的脉冲而为阵列268中的晶体管产生切换图案/波形，使得构造出图21A和21B中所示类型的波形。DQM 260通过将I的瞬时值转换成在持续时间Tp期间接通的晶体管(和输出电流)的相应数目来实现数字输入到相应的RF信号的转换，通过使用LOI和LO′I信号来对I输入进行门控，如果I为正，那么Tp开始于RF载波循环的第一个四分之一，或如果I为负，那么Tp开始于第三个四分之一。类似地，通过使用LOQ和LO′Q信号来对Q输入进行门控，具有Tp持续时间且具有对应于Q的瞬时值的量值的脉冲对于正Q，将在RF载波循环的第二个四分之一处产生，且对于Q的负值，将在第四个四分之一处产生。
图20中展示说明此类基于单端单阵列的DQM的本机振荡器波形的图。注意，脉冲持续时间Tp没有必要必须限于小于Tc/4的值，如在图20所指示。应了解，根据特定实施和应用，可使用其它Tp脉冲持续时间。然而，视寄生和无源组件而定，Tp的较窄脉冲持续时间可能有助于消除I信号与Q信号之间的相互作用，其将在四分之一循环之间引入存储，作为操作频率的函数。在阵列中存在非线性效应(例如，饱和)的情况下，脉冲从一个RF四分之一循环延伸到下一四分之一循环的效应可能导致失真，例如AM-PM失真。然而，此类失真一旦特性化便可以数字方式克服，且因此不会抑制此类电路的使用。
此类存储效应的存在取决于图18中Iout流经的负载的类型。如果负载266包含电感器(例如，用于将所述节点连接到IC的外部插脚的接合线)，那么存储效应的程度将取决于负载的电感相对于操作频率的值。这意味着由源自I分支的脉冲产生的偏置情况可能影响电路对来自Q分支的随后脉冲的响应，且反之亦然。
然而，如果负载266(图18)具有足够的抵抗力，使得存储效应可被忽略，且迫使输出电流流经下一级(在下一级处，输出电流被镜射且/或滤波/处理，而不影响发生加法的节点)，那么可消除可能导致AM/PM失真的存储效应，且可将预失真电路简化成仅AM/AM补偿。AM/AM失真补偿将包含对饱和曲线的补偿，所述饱和曲线导致瞬时Iout与产生所述瞬时Iout的数字I或Q输入之间的关系变得非线性。
图19中展示更详细地说明图18的复合调制器的电路结构的方框图。所述电路(通常参考270)包含I和Q多路复用器272、274；I和Q与门276、278；以及或门279。电路270用于实现对N位数字I和Q信号中的每个位的门控功能(即，与LO信号相乘)，其中N为I和Q字的宽度(根据待支持的分辨率而选择)。在操作中，多路复用器272、274的选择输入分别为I和Q的符号。I的正值将LOI时钟信号耦合到与门276，而I的负值将LO ′I时钟信号耦合到与门。类似地，Q的正值将LOQ时钟信号耦合到与门278，而Q的负值将LO′Q时钟信号耦合到与门。两组与门的输出经或操作279，以产生输出信号OUTI到OUTN，其随后输入到晶体管阵列中的晶体管的栅极。
在图18中，晶体管阵列268包含经二进制加权的阵列，且因此图19的电路270的输出OUTk直接连接到阵列268中的适当的第k个晶体管。
或者，可使用个别控制的单元晶体管阵列(即，温度计编码)，藉此将温度计解码器放在图19的电路270的N个输出与经单位加权的晶体管阵列268(图18)的2N个输入之间。然而，注意，这可能对调制器的操作频率强加限制，因为将要求进行温度计编码以依照对应于Tp和Tc/4的速率来切换。
或者，可将温度计编码放在图19的电路的输入处，使得电路将包含2N对门，而不是N对门(即，用于I和Q的N个位)，所述2N对门中的每一者均以较高速率运行，但具有经温度计编码的Im和Qm输入，其中m＝1，2...2N。
使用适合调制器的操作频率的任何电路来实施图19中展示的三种不同功能件(即，多路复用器/选择器、与门/乘法器、或门/加法器)。举例来说，视应用而定，操作频率可能允许使用由市售数字综合工具从标准单元库产生的标准逻辑门。在其它应用中，较高频率可能需要具有可能不驻存在标准数字库中的更多模拟性质的电路。
具体地说，可借助通门结构(其中Ik或Qk信号分别用于使LOI或LOQ能够通过)来实现与门276、278(图19)的电路。可通过使两个通门(即，有线逻辑)的输出短路来实现其输出的或门控功能。上文所引用的序号为11/115,815的美国申请案中详细描述了通门型结构的结构和操作。
数学上I由图19的电路实施的表达式可表达为OUk＝整流(Ik×LOI)+整流(Qk×LOQ) (12)其中LOI和LOQ波形是图17中所说明的那些波形，且Ik和Qk分别为I和Q的第k个位(k＝1，2...N)。或者，如果温度计解码器将被放在I和Q信号与图19的电路之间，那么表达式将相同，但用m代替k，其中，m＝1，2...2N且N表示温度计编码之前I和Q信号中的位的数目。
LOI与LO′I波形之间的门控/选择可借助两个并行通门来实施，视I的符号而定，在任何给定时间，两个并行通门中仅一个有效。对于I的正值，选择LOI，而对于负值，选择LO ′I。另外，如果I的第k个位Ik为零，那么两个通门均被禁用，且OUTk在RF循环的第一和第三个四分之一期间将为零。在这种情况下，OUTk将仅具有来自Q分支的基值。
同一解释适合于Q分支的结果，且借助I分支与Q分支之间的有线逻辑，可在OUTk处产生它们的总和。在此示范性实施中，选择Tp使得Tp＜Tc/4，以便防止两个分支之间的任何争用。因此，因为I分支中的通门中的一者允许脉冲从其中通过，所以Q分支的通门被禁用，且反之亦然。这通过如图20中所说明的LOI、LO′I、LOQ和LO′Q波形的脉冲的时序来确保。
图21A和21B中展示说明图18的调制器结构的阵列的示范性输出的波形的图。图21A说明来自晶体管阵列268(图18)的输出波形，其中值I＝3且Q＝5。由于I和Q两者均为正，所以LOI和LOQTp脉冲由多路复用器272、274(图19)传递，且经门控以产生到达阵列的输入信号。与门有效地执行与3和5的相乘，且将结果施加到晶体管阵列的适当权数。
图21B说明来自晶体管阵列268(图18)的输出波形，其中值I＝3且Q＝-4。由于I为正且Q为负，所以LOI和LO′QTp脉冲由多路复用器272、274(图19)传递，且经门控以产生到达阵列的输入信号。与门有效地执行与3和4的相乘(正四，因为使用LO′Q时钟信号，且Q的符号位与量值字分离)，且将结果施加到晶体管阵列的适当权数。注意，量值4的脉冲现在出现在从量值5的脉冲在先前实例中出现的位置移位半个循环(180度)处，因此代表从第一象限到第四象限的移位。
图22中展示说明具有多个晶体管组的DQM的方框图。在此替代实施例中，调制器电路(通常参考280)包含DCO 282；数字控制单元284；多个开关矩阵294、296、298；多个晶体管阵列286、288、290；以及匹配网络292。由于难以以较高速度来控制较大(例如，N＝1024)尺寸，所以将开关矩阵结构和晶体管阵列分成若干并行结构。在本文所述的示范性实施例中，将开关矩阵结构和晶体管阵列分成三个部分，如下(1)包含N个适合于处理动态范围较大但较低缓慢变化的信号的晶体管的矩阵与阵列，(2)包含M个适合于处理动态范围较小但较快变化的信号的晶体管的矩阵与阵列，和(3)包含L个适合于处理动态范围非常小但超快变化的信号的晶体管的矩阵与阵列。基础的原则是调制数据是带宽受限的。因此，对于缓慢变化的信号分量来说需要较大范围，且较快变化的信号分量具有有限范围。超快分量并非由数据直接规定，而是由其它技术(例如，∑Δ抖颤)来规定，以便改进分辨率。
图23中展示说明并入有复杂性减小的开关矩阵的DQM的方框图。在此替代实施例中，调制电路(通常参考300)包含一对多路复用器302、204；适合于接收I和Q信号输入的控制单元306；开关矩阵312；晶体管阵列308；以及负载310，负载310可为RF阻流器、电阻性负载、具有镜射能力的电流源等。复杂性减小的开关矩阵仅包含I和Q的两个行。
如上文所述，仅(即)LOI+、LOQ+、LOI-、LOQ-。在给定时间实例期间，通常使用LOI+或LOI-。类似地，在给定时间实例期间，仅选择LOQ+或LOQ-。因此，有可能通过执行DCO与开关矩阵之间的多路复用选择来减小开关矩阵复杂性。基于I/Q象限位置而产生确定LOI+/LOI-和LOQ+/LOQ-选择的两个控制信号。具体地说，“I”多路复用器302接收来自DCO的LOI+和LOI-时钟信号，其中所述选择由I的符号(视象限而定)来控制。正I将LOI+时钟导引到开关矩阵，而负I导引LOI-时钟。类似地，“Q”多路复用器304接收来自DCO的LOQ+和LOQ-时钟信号。所述选择由Q的符号(视象限而定)来控制。正Q将LOQ+时钟导引到开关矩阵，而负Q导引LOQ-时钟。
希望所附权利要求书涵盖归属在本发明的精神和范围内的本发明的所有此类特征和优点。由于所属领域的技术人员将容易想到大量修改和变化，所以希望本发明不限于本文所述的有限数目的实施例。因此，将了解，可采用归属在本发明的精神和范围内的所有合适变化、修改和均等物。
权利要求
1.一种数字复合调制器，其包含第一并行开关阵列，其适合于由用I数字控制字进行门控的I本机振荡器时钟信号来计时，以从其中产生实质上与所述I数字控制字成比例的第一电流；第二并行开关阵列，其适合于由用Q数字控制字进行门控的Q本机振荡器时钟信号来计时，以从其中产生实质上与所述Q数字控制字成比例的第二电流；和用于将所述第一电流与所述第二电流相加以产生复合调制的输出信号的构件。
2.一种数字I/Q复合调制的方法，所述方法包含以下步骤提供I开关阵列，其适合于产生与所述I开关阵列内有效的开关的数目成比例的第一信号；提供Q开关阵列，其适合于产生与所述Q开关阵列内有效的开关的数目成比例的第二信号；将I本机振荡器时钟信号与I数字控制字的第一门控组合应用到所述I开关阵列，藉此由所述I控制字来确定所述I开关阵列中有效的开关的数目；将Q本机振荡器时钟信号与Q数字控制字的第二门控组合应用到所述Q开关阵列，藉此由所述Q控制字来确定所述Q开关阵列中有效的开关的数目；和将所述第一信号与所述第二信号相加以从其中产生复合调制的输出信号。
3.一种数字正交调制器，其包含本机振荡器，其操作以产生正交相位；开关阵列，其包含多个开关，所述开关适合于产生实质上与所述阵列中在任何一个时间均有效的开关的数目成比例的复合调制的输出信号；开关矩阵，其适合于将所述本机振荡器的所述正交相位输出耦合到所述晶体管阵列；和控制构件，其耦合到所述开关阵列，所述控制构件操作以基于I和Q输入信号的值而动态地将所述开关的第一部分分配到I输出，且将第二部分分配到Q输出。
4.一种数字正交调制器，其包含振荡器构件，其用于产生本机振荡器I(LOI)信号、反相 信号、LOQ信号和反相 信号；I开关阵列，其包含多个第一开关，所述第一开关适合于产生实质上与在任何一个时间均有效的第一开关的数目成比例的I输出信号，其中由I数字输入信号的量值来确定与LOI或 信号同步而有效的第一开关的数目；Q开关阵列，其包含多个第二开关，所述第二开关适合于产生实质上与在任何一个时间均有效的第二开关的数目成比例的Q输出信号，其中由Q数字输入信号的量值来确定与LOQ或 信号同步而有效的第二开关的数目；第一构件，其适合于根据所述I输入信号的符号而将所述LOI信号或所述 信号耦合到所述I开关阵列；第二构件，其适合于根据所述Q输入信号的符号而将所述LOQ信号或所述 信号耦合到所述Q开关阵列；和用于将所述I输出信号与所述Q输出信号相加以从其中产生正交调制的输出的构件。
5.一种数字正交调制器，其包含振荡器构件，其用于产生第一本机振荡器信号LOI、第二本机振荡器信号LO′I、第三本机振荡器信号LOQ和第四本机振荡器信号LO′Q；开关阵列，其包含多个开关，所述开关适合于在I与Q数控分支之间共享，所述开关阵列操作以产生实质上与根据组合的I与Q输入数字信号和所述本机振荡器信号而瞬时有效的开关的数目成比例的正交调制的输出信号；第一构件，其用于根据I输入信号和I本机振荡器信号而产生I基值；第二构件，其用于根据I输入信号和I本机振荡器信号而产生Q基值；和第三构件，其用于对所述I基值和所述Q基值进行时间多路复用以产生所述组合的I与Q信号，从而产生所述正交调制的输出。
全文摘要
本发明提供用于复合调制器的全数字正交架构的设备和方法。所述复合调制器可代替现存的现有技术模拟正交调制器结构和那些基于数字极性架构(r，θ)的结构。所述复合调制器(110)包含I开关阵列(120)、Q开关阵列(112)和匹配网络(114)。所述调制器有效地作为复合数字－模拟转换器而操作，其中以笛卡儿形式给出数字输入，即I和Q表示复合数字I+jQ，而输出是具有相应振幅和相移的经调制的RF信号。所述相移是相对于由本机振荡器规定的参考相位，其也被输入到所述转换器/调制器。本发明提供若干实施例，包括并入有双I与Q晶体管阵列、单个共享I/Q晶体管阵列的调制器，具有单端且差分输出的调制器以及具有单和双极性时钟及I/Q数据信号的调制器。
文档编号H03C3/00GK101036359SQ200580034197
公开日2007年9月12日 申请日期2005年8月12日 优先权日2004年8月12日
发明者奥伦·E·埃利泽, 弗朗西斯·P·克鲁斯, 罗伯特·B·斯塔谢夫斯基 申请人:德州仪器公司