专利名称：奇数分频的制作方法
技术领域：
本发明总体上涉及分频领域，具体而言涉及一种提供至少一个通过对时钟信号进行奇数分频所获得的输出信号的方法和装置。
背景技术：
在无线通信领域中，常常希望使用不同的频率在同一网络中进行通信。这种网络的例子为无线局域网。
无线通信中的重要功能是频率变换。为了这么做，常常希望利用正交编码产生信号，其中以特定的相位和特定的频率提供信号，并以相同的频率以及与第一信号偏移特定相角(例如90度)的相位提供另一相关信号。当在不同的频率下提供这些类型的信号时，通常使用一个采用振荡器形式的时钟信号源以提供不同的频率。然后对时钟信号的频率进行向下分频，以便使其用于备用频率(alternativefrequency)。通常，随后利用振荡器之后的预分频器提供这种被向下分频的频率。在预分频器之后，可以提供另一个电路，其提供同相和正交信号。
此外有利的是，提供一种电路或装置，其既提供对频率的分频又提供两种这样的同相和正交信号。人们对这种方案很感兴趣，因为这样一来将要使用分频的装置的器件数量将保持在低水平，由此所述装置的成本也将保持在低水平。
然而，一旦要对频率进行奇数分频，这就不是容易完成的简单任务了，因为所用的主时钟不具有允许提供九十度相移的分辨率。这可能是必需的，因为使用不同频率的系统限定要使用仅能通过进行奇数分频获得的频率。
US 2002/0171458描述了一种分频器，其对输入频率进行奇数分频并提供具有50％占空比的输出信号。该文献描述了如何产生一个信号但未提供相对于该信号的相移信号。
此外还可能有其他情形，其中希望产生需要比从向下分频的信号所提供的更高的时钟信号分辨率的信号。
因此需要一种改善的分频方案，尤其是这样一种方案，其能够对时钟信号进行奇数分频，同时提供比时钟信号所能提供的更高的分辨率。
发明内容
因此本发明的目的是提供一种改善的分频方案。
根据本发明的第一方案，该目的是通过一种至少提供第一输出信号的方法来实现的，该第一输出信号具有通过对时钟信号进行奇数分频获得的频率，所述方法包括基于所述时钟信号将数字值移位到一组锁存器中，并且在每个锁存器中将所述值保持预定数量的半时钟周期，其中将所述值移位到与前一锁存器相比延迟了时钟信号的半个时钟周期的后一锁存器中，以及插入第一和第二中间信号以形成所述第一输出信号，所述第一和第二中间信号均是通过存储在锁存器中的信息提供的。
根据本发明的第二方案，该目的还是通过一种至少提供第一输出信号的装置来实现的，该第一输出信号具有通过对时钟信号进行奇数分频获得的频率，所述装置包括一组锁存器，基于所述时钟信号将数字值移位到该组锁存器中，并且设置每个锁存器以将所述值保持预定数量的半时钟周期，其中将所述值移位到与前一锁存器相比延迟了时钟信号的半个时钟周期的后一锁存器中，以及内插单元，设置成插入第一和第二中间信号以形成所述第一输出信号，所述第一和第二中间信号均是通过存储在锁存器中的信息提供的。
本发明的优点在于当对频率进行奇数分频时允许使用比时钟信号所提供的分辨率更精细的分辨率。这允许针对这种向下分频的频率提供诸如相对于同相信号的正交信号的信号。因此可以进一步令同一装置提供彼此具有相移的不同信号，这使得本发明进一步节省了所用器件的数量。此外容易利用简单的器件和电路来实施本发明。
权利要求2和11涉及使用所述锁存器组的第一和第(N+1)锁存器提供第一和第二中间信号，其中N为被时钟信号频率除以的整数。这样的优点在于允许提供第一输出信号作为相应的同相信号的正交信号。
根据权利要求3，提供一个中间信号作为存储在相应锁存器中的信息的翻转。如果中间信号没有百分之五十的占空比，这一特征允许提供百分之五十的占空比。
权利要求4和12涉及到组合第一和第二中间信号的信号边沿。这一特征的优点在于提供了具有比时钟信号所允许的分辨率更为精细的分辨率的信号。
根据权利要求5，组合第一和第二中间信号的有限陡峭且部分重叠的边沿。这一特征的优点在于提供了利用标准器件插入中间信号的简单方法。
权利要求6和13涉及处理第三和第四中间信号以提供第二输出信号。该特征的优点在于允许以时钟信号不能处理的分辨率提供第一输入信号作为与第二输出信号具有相移的信号。
根据权利要求7和14，组合第三和第四中间信号的信号边沿以提供第二输出信号。这一特征的优点在于从不具有百分之五十的占空比的信号中提供了百分之五十的占空比。
根据本发明的任选特征，由彼此连接的移位寄存器的锁存器提供第三和第四中间信号。
根据权利要求8和15，所述锁存器组中的第(N+1)/2和第((N+1)/2+1)锁存器用于提供第二和第三中间信号，其中N为被时钟信号频率除以的整数。该特征的优点在于允许以相对于第二输出信号90度的相移提供第一输出信号。
根据本发明的任选特征，在该组锁存器中循环地对数字值进行移位，锁存器的编号对应于其在移位循环中接收数字值的顺序。
根据本发明的又一任选特征，在锁存器组中有N+1个锁存器。
根据本发明的又一任选特征，所产生的输出信号具有百分之五十的占空比。
本发明的总构思是插入第一和第二中间信号，该第一和第二中间信号是从为了对时钟信号频率进行向下分频而提供的一组锁存器中的两个锁存器获得的。因此可以提供其边沿偏离时钟信号的边沿的输出信号，并由此允许比初始时钟信号所具有的分辨率更高的分辨率。
本发明的这些和其他方案将通过以下所描述的实施例而变得显而易见，并且将参考这些实施例进行说明。
现在将参考附图对本发明进行更加详细的说明，其中图1示出根据本发明的第一实施例的分频装置的方框示意图，该装置使时钟频率除以整数5；图2示意性地示出在图1的分频装置中提供和产生的信号；图3示出在分频装置中执行的根据本发明的提供输出信号的方法的流程图；图4更详细地示意性示出图2的一些信号，以便对根据本发明的第一输出信号的产生进行说明；图5示出在图1的分频装置中提供的内插单元的例子的方框示意图；图6示出在图1的分频装置中提供的信号边沿复制单元(signaledge copying unit)的例子的方框示意图；图7示出根据本发明的第二实施例的分频装置的方框示意图，该装置使时钟频率除以整数3；以及图8示出根据本发明的第三实施例的分频装置的方框示意图，该装置使时钟频率除以整数7。
具体实施例方式
本发明涉及提供奇数分频。当为不同的通信频带提供通信频率时，例如为不同的无线局域网频率(例如其中提供17GHz和5GHz的频带)提供通信频率时，可能会对这种分频感兴趣。根据本发明，使用同一装置来提供经向下分频的同相信号和正交信号，由此不需要额外的装置来提供例如正交信号。
图1示出根据本发明的第一实施例的分频装置10的方框示意图。该分频装置10包括核心分频单元11(由虚线框表示)和后处理单元13(由虚线框表示)。核心分频单元11包括多个级联连接的D触发器12、14、16。每个D触发器包括两个D锁存器。所有的锁存器构成一组锁存器。因此该锁存器组中的第一D触发器12包括连接到第二锁存器20的第一D锁存器18，而第二触发器14包括第三D锁存器22和第四D锁存器24，而第三D触发器16包括第五D锁存器26和第六锁存器28。这里可以将锁存器看作被组织为移位寄存器，通过其能够对数字值进行移位。每个D锁存器包括信号输入D、时钟信号输入C1、第一信号输出Q和第二反相信号输出。第一锁存器18的信号输入D连接到或非门32的输出，而第一锁存器18的第一输出Q连接到第二锁存器20的信号输入D并向该输入提供输出信号Q1。第二锁存器20的第一输出Q连接到第三锁存器22的信号输入D并向该输入提供信号Q2，而第三锁存器22的第一输出Q连接到第四锁存器24的信号输入D并向该输入提供信号Q3。第四锁存器24的第一输出Q连接到第五锁存器26的信号输入D并向该输入提供信号Q4。第五锁存器26的第一输出Q连接到第六锁存器28的信号输入D并向该输入提供信号Q5。第六锁存器28的第一输出Q连接到或非门32的第一输入并向该输入提供信号Q6，而第四锁存器24的第一输出Q连接到或非门32的第二输入。此外，分频装置10从振荡器(未示出)接收时钟信号CL1，将该时钟信号CL1直接提供给第二、第四和第六锁存器20、24、28的时钟输入C1。还将时钟信号CL1提供给反相器30，该反相器30又连接到第一、第三和第五锁存器18、22、26的时钟输入C1。后处理单元13包括内插单元34，其连接到第一锁存器18的第二输出以接收信号Q1的反相信号并连接到第六锁存器28的第一输出Q用于接收信号Q6。然后内插单元34基于这些输入信号提供第一输出信号O_Q。后处理单元13还包括信号边沿复制单元36，其连接到第三和第四锁存器22、24的第一输出Q以接收信号Q3和Q4并处理这些信号以提供第二输出信号O_I。
图2示出提供给图1中的该组寄存器的时钟信号CL1和信号Q1、Q2、Q3、Q4、Q5和Q6以及由内插和信号边沿复制单元产生的输出信号O_I和O_U。图3示出根据本发明的方法的方框示意图。
现在将参考图2所示的信号和图3所示的流程图来说明图1中的装置的工作。分频装置10接收以公知方式使用的时钟信号CL1以为D锁存器18、20、22、24、26、28提供时钟，其中只要其C1输入为低，D锁存器就接收并提供在信号输入D接收的输入值作为输出值Q；只要C1为高，D锁存器从D到Q就是透明的。因此，这里，第二、第四和第六锁存器20、24、28在时钟信号的上升沿采用这种输入值，而由于有反相器30，第一、第三和第五锁存器18、22、26在时钟信号CL1的下降沿采用输入值。锁存器18、20、22、24、26和28中的每一个将该值保持预订数量的半时钟周期并将该值移位至与前一锁存器相比延迟半个时钟周期的后一锁存器。由此核心分频单元11是一个在五种状态间循环的状态机，从而执行本领域公知的分频。然而，这些信号Q的占空比不是50％，从信号Q1-Q6中的每一个在两个完整的时钟周期内为高而在三个完整的时钟周期内为低就可以看出这点。在下文中将把信号Q1的反相信号称为第一中间信号，将信号Q6称为第二中间信号，将信号Q3称为第三中间信号，将信号Q4称为第四中间信号。然后将第三和第四中间信号Q3和Q4从移位寄存器中间的锁存器提供给信号边沿复制单元36，步骤40，即，第三和第四锁存器22和24。信号边沿复制单元36继续并组合这些信号以便提供第二输出信号Q_I，步骤42。其通过复制信号Q3的上升沿以及信号Q4的后一下降沿并在其间提供高电平来这样做。在其间提供的电平是第三和第四中间信号在由所述上升和下降沿所限定的间隔的大部分期间均具有的电平。通过这种方式，提供一种信号，其为具有百分之五十的占空比的同相信号且相对于时钟信号CL1被5分频。还从锁存器组中的第一锁存器18和最后的锁存器26获得了第一中间信号以及第二中间信号Q6，其中将这些信号提供给内插单元34，步骤44。然后内插单元34插入这些信号以便获得图2底部所示的第一输出信号O_Q，步骤46。通过这种方式，产生与同相信号相关的正交信号，其相对于同相信号相移了90度，从图2的最后两个信号也可以明显地看出这一点。
在下面的表1中概述了图3的不同方法步骤。
表1现在通过更仔细地参考图4来更为详细地对如何执行插入进行说明，图4示出时钟信号CL1与信号Q1和Q6，以及基于信号Q1和Q6产生的输出信号O_Q。
内插单元取得第一中间信号(Q1)并插入它和第二中间信号Q6。由此其获得了第一中间信号和第二中间信号的上升沿并插入它们。结果，第一输出信号O_Q信号在第一中间信号(Q1)(以虚线表示)和第二中间信号Q6(以虚线表示)的上升沿的中间接收上升沿。通过同样的方式，对第一和第二中间信号的下降眼进行处理，即通过内插。同样，这里，也在第一中间信号和第二中间信号的下降沿之间提供所得信号的下降沿。在这些上升和下降沿之间，输出信号接收到在第一和第二中间信号中都很明显的高电平。如在图4中也能看到的那样，结果，在从时钟信号CL1的边沿偏移四分之一的时钟周期的时间点提供第一输出信号的信号边沿。这实现了针对这种向下分频的频率的九十度相移。通过这种方式，于是确保与相对于第二同相输出信号的九十度相移一起提供百分之五十的占空比。因此内插法提高了输出信号的时间分辨率。
在图5中示出实施内插单元的一种方式。这里将第一中间信号(Q1)提供给第一速率限制器48，而将第二中间信号Q6提供给第二速率限制器。将信号从这些速率限制器48、50提供给平均值计算单元，该单元确定速率限制信号的平均值。这里平均值计算单元包括加法单元52和乘法单元54，其中所述加法单元52将两个信号加到一起而所述乘法单元54使所得的和乘以，即进行除法。然后将这样计算的平均值提供给第一限幅器或放大器56，确保如果超过某一信号电平则该被除信号接收高电平，否则就接收低电平，该信号电平优选为最大正常输出信号电平的一半。速率限制器48、50确保信号不会过快地从高电平变到低电平和从低电平变到高电平，以便获得第一和第二中间信号的有限陡峭的、部分重叠的信号边沿。然后可以使用内插组合它们，其中通过采取两个信号的平均值来进行实际的内插。利用这种实现，确保当使信号彼此相加时，在时钟脉冲的四分之一内提供高信号电平而在时钟脉冲的四分之一内结束。然而应当意识到，图5中的实施仅仅是很多可能实施中的一种。实际上，应当将图5中的表示解释为概念性的。因此有很多能够执行该内插的其他方式。例如，同样可以提供第一和第二中间信号作为电流。在这种情况下，可以通过互连电流产生节点实施内插。通过适当地选择将电流转换为电压的电阻器的电阻值获得的增益。
在图6中示出实施信号边沿复制装置36的一种方式。这里，提供第三速率限制58和第四速率限制器62，其中所述第三速率限制器58接收第三中间信号Q3并将其传送到第二限幅器60，所述第四速率限制器62接收第四中间信号Q4并将其传送到第三限幅器64。速率限制器和限幅器的工作方式与上述相同，增加它们以保持输出信号O_I和O_Q之间的90度相位差。然后将信号提供给或门66，其对两个信号执行逻辑或运算并由此提供第二输出信号O_I。这里应当意识到，可以提供许多种产生输出信号O_I的可选方法。虽然这样仍然需要该单元复制第三信号的上升沿和第四信号的下降沿并在它们之间提供高电平以提供输出信号。
应当指出的是，可以提供没有明确的速率限制器并且也没有明确的限幅器或放大器的内插单元；例如速率限制可以是锁存器由于输出电容而具有的寄生特性。如果在内插单元34中没有速率限制器，则在信号边沿复制单元36中也不需要速率限制器。于是该后一种单元也可以不包括限幅器。
应当意识到，本发明不限于5分频。图7示出这种装置10’的例子。这里提供核心分频单元11′用于进行为3的整数分频。这里与图1中的装置的不同之处在于，省略了第五和第六锁存器。因此，将第四信号Q4和第二信号Q2提供给或门32。内插单元34接收信号Q4，而信号边沿复制单元接收信号Q2和Q3。然而，单元的操作与上述类似。
此外，可以提供更高的奇数倍的分频，在图8中用装置10”表示7倍的分频。图8中的装置10″与图1中的装置的不同之处在于，核心分频单元11″还包括第四D触发器68。第四D触发器68与第三D触发器16级联连接并接收与第三D触发器16相同类型的时钟信号。这里，第四D触发器68包括连接到第八D锁存器路72的第七D锁存器70，其中第七锁存器70的信号输入D接收信号Q6，该第七锁存器70在其第一输出Q上提供信号Q7，该第一输出又连接到第八锁存器72的信号输入D，该第八锁存器在其第一输出Q上提供信号Q8。这里，或非门32接收信号Q6和Q8，而内插单元36接收信号和Q8，即来自锁存器组的第一和最后的锁存器的信号，且信号边沿复制单元36接收信号Q4和Q5，即来自锁存器组的中间锁存器的信号。在所有其他方面中，图8中的装置与图1中的装置以同样的方式工作。
在希望进行奇数N分频时提供寄存器或锁存器的原则一般是使用一组级联连接的的N+1个锁存器或(N+1)/2个触发器。这些锁存器根据反相器的设置在(N-1)/2个时钟周期内提供高信号电平以及在(N+1)/2个时钟周期内提供低信号电平，或者反之亦然。这里内插单元从第一和第(N+1)个锁存器接收中间信号，并且信号边沿复制单元从第((N+1)/2)和第((N+1)/2+1)个锁存器接收中间信号。这里，锁存器的编号对应于在移位周期中它们接收移位通过锁存器的值的顺序。
以上描述了与正交信号一起提供同相信号，其中信号边沿复制单元提供同相信号而内插单元提供正交信号。同样可能的是，使信号边沿复制单元提供正交信号而内插单元提供同相信号。还可以将本发明的教导用于仅生成一个输出信号，然后由内插单元提供该单个输出信号。在这种情况下，不需要信号边沿复制单元。于是可以将该单个的输出信号看作同相信号。于是内插单元将仅仅用于获得50％占空比的信号。
本发明具有许多优点。当对频率进行奇数分频时本发明允许使用比时钟信号所提供的分辨率更精细的分辨率。这允许针对这种向下分频的频率提供诸如相对于同相信号的正交信号的信号。因此，还可以使同一装置提供彼此相对相移不到180度的不同信号，这使得本发明节省了所用器件的数量。本发明还容易实施。可以通过仅仅向公知且必需的核心分频单元添加内插单元以及可能的话还添加信号边沿复制单元来实施本发明，该额外的单元容易通过有限数量的额外器件加以实现。
除了已经描述的变化之外，还可以对本发明做出几种改变。例如，可以提供除90度之外的低于180度的其它偏移，例如偏移45度或偏移135度。如果内插单元对速率受限的输出信号进行加权平均而不是取两者的平均值，则还可以实现其它相移，这意味着定时分辨率提高两倍并不是极限。还要指出的是，本发明不限于在内插中使用第一锁存器的反相输出信号。例如，使第(N+1)个锁存器的输出信号反相，而不是使第一锁存器的输出信号反相。还要指出的是，核心分频单元中的或非门也可以被一个或多个不同的门(例如与非门)所替换。关键是使用基于移位寄存器的分频器，其中使用信号边沿复制单元和内插单元产生50％的占空比以及同相和正交信号。
本发明可以以任何适当的形式加以实施，包括硬件、软件、固件或其组合。然而，优选地，将本发明实施为硬件。可以以任何适当的方式物理地、功能地和逻辑地实施本发明的实施例的元件和器件。实际上，该功能性可以在单个单元或多个单元中加以实施，或者可以从物理上和功能上分布在不同的单元和处理器之间。
虽然结合特定的实施例描述了本发明，但并非旨在将本发明限制在这里所述的特定形式中。相反，本发明的范围仅由所附的权利要求书限制。在权利要求书中，术语“包括”并不排除其它元件或步骤的存在。此外，虽然逐个地列出了多个装置、元件或方法步骤，但是可以通过例如单个单元或处理器来实现上述多个装置、元件或方法步骤。此外，虽然在不同的权利要求中可以包括特有的特征，但可以将它们有利地加以组合，且包括在不同的权利要求中并不意味着特征的组合不是可行的和/或有利的。此外，单个形式并不排除多个。提到“一”、“第一”、“第二”等并不排除多个。权利要求书中所提供的参考标记仅仅是为了说明实例，不应被理解为以任何方式限制权利要求书的范围。
权利要求
1.一种至少提供第一输出信号(O_Q)的方法，该第一输出信号具有通过对时钟信号(CL1)进行奇数分频所获得的频率，所述方法包括如下步骤基于所述时钟信号将数字值移位到一组锁存器(18、20、22、24、26、28；18、20、22、24；18、20、22、24、26、28、70、72)中，并且在每个锁存器中将所述值保持预定数量的半时钟周期，其中将所述值移位到与前一锁存器相比延迟所述时钟信号的半个时钟周期的后一锁存器中，(步骤38)，以及内插第一(Q1)和第二(Q6；Q4；Q8)中间信号以形成所述第一输出信号，通过存储在锁存器(18、28；18、24；18、72)中的信息提供每一种所述中间信号，(步骤46)。
2.根据权利要求1所述的方法，其中通过从所述锁存器组的第一锁存器提供的第一中间信号和从所述锁存器组的第(N+1)个锁存器提供的第二中间信号形成所述第一输出信号，其中N为所述时钟信号频率被除以的整数。
3.根据权利要求1所述的方法，其中用于内插的信号的一个中间信号包括存储在所述锁存器组的相应锁存器中的信息的反转，而另一个中间信号包括与存储在所述锁存器组的相应锁存器中的信息相同的信息。
4.根据权利要求1所述的方法，其中所述内插步骤包括组合所述第一和第二中间信号的信号边沿，使得所述第一输出信号在与所述时钟信号的边沿偏移的时间点上具有边沿。
5.根据权利要求4所述的方法，其中所述内插步骤包括组合所述第一和第二中间信号的有限陡峭的、部分重叠的信号边沿。
6.根据权利要求1所述的方法，还包括处理通过两个其它锁存器(22、24；20、22；24、26)提供的第三(Q3；Q2；Q4)和第四(Q4；Q3；Q5)中间信号的步骤，(步骤42)，以便提供频率与所述第一输出信号相同但相位与所述第一输出信号不同的第二输出信号(O_I)。
7.根据权利要求6所述的方法，其中所述处理步骤包括获得所述第三中间信号的一种类型的边沿和随后的所述第四中间信号的相对类型的边沿；以及在其间提供在由用于所述第二输出信号的所述边沿限定的间隔的大部分期间所述第三和第四中间信号都具有的电平。
8.根据权利要求6所述的方法，其中从所述锁存器组中的第((N+1)/2)个锁存器和第((N+1)/2+1)个锁存器获得所述第三和第四中间信号，其中N为所述时钟信号频率被除以的整数。
9.根据权利要求6所述的方法，其中所述第二输出信号为同相信号，所述第一输出信号为正交信号，或者反之亦然。
10.一种至少提供第一输出信号(O_Q)的装置(10；10′；10″)，该第一输出信号具有通过对时钟信号(CL1)进行奇数分频获得的频率，所述装置包括一组锁存器(18、20、22、24、26、28；18、20、22、24；18、20、22、24、26、28、70、72)，基于所述时钟信号将数字值移位到其中，并且将每个锁存器设置成将所述值保持预定数量的半时钟周期，其中将所述值移位到与前一锁存器相比延迟所述时钟信号的半个时钟周期的后一锁存器中，以及内插单元(34)，设置成内插第一(Q1)和第二(Q6；Q4；Q8)中间信号以形成所述第一输出信号，通过存储在锁存器(18、28；18、24；18、72)中的信息提供每一种所述中间信号。
11.根据权利要求10所述的装置，其中所述内插单元连接到所述锁存器组的第一和第(N+1)个锁存器以形成所述第一输出信号，其中N为所述时钟信号频率被除以的整数。
12.根据权利要求10所述的装置，其中所述内插单元设置成组合所述第一和第二中间信号的信号边沿，使得所述第一输出信号在与所述时钟信号的边沿偏移的时间点上具有边沿。
13.根据权利要求10所述的装置，还包括信号边沿复制单元(36)，设置成处理通过两个其它锁存器(22、24；20、22；24、26)提供的第三(Q3；Q2；Q4)和第四(Q4；Q3；Q5)中间信号，以便提供频率与所述第一信号相同但相位与所述第一输出信号偏移的第二输出信号(O_I)。
14.根据权利要求13所述的装置，其中所述信号边沿复制单元设置成获得所述第三中间信号的一种类型的边沿和随后的所述第四中间信号的相对类型的边沿，并在其间提供在由用于所述第二输出信号的所述边沿限定的间隔的大部分期间所述第三和第四中间信号都具有的电平。
15.根据权利要求14所述的装置，其中所述信号边沿复制单元连接到所述锁存器组中的第((N+1)/2)和第((N+1)/2+1)个锁存器，其中N为时钟信号频率被除以的整数。
全文摘要
本发明涉及一种用于至少提供第一输出信号(O_Q)的方法和装置，该第一输出信号具有通过对时钟信号(CL1)进行奇数分频获得的频率。基于时钟信号(CL1)将数字值移位到一组锁存器中并在其中将所述数字值保持预定数量的半时钟周期。将所述值移位到与前一锁存器相比延迟时钟信号的半个时钟周期的后一锁存器中。然后插入第一(Q1)和第二(Q6)中间信号以形成第一输出信号(O_Q)，通过存储在锁存器中的信息提供每一种所述中间信号。因此，可以提供边沿与时钟信号边沿偏移的输出信号，从而实现了比初始时钟信号所具有的分辨率更高的分辨率，特别是允许从标准奇数分频器获得正交输出。
文档编号H03K23/00GK101057404SQ200580038866
公开日2007年10月17日 申请日期2005年11月9日 优先权日2004年11月15日
发明者雷姆科·C.·H.·范德贝克, 多米尼克斯·M.·W.·莱纳尔特斯 申请人:皇家飞利浦电子股份有限公司