专利名称：带有下采样功能的数字信号滤波装置及方法
技术领域：
本发明涉及数字信号滤波，尤其是一种综合滤波和下采样功能的高效一体化处理装置和方法。
背景技术：
在数字信号处理(DSP)中，有大量不同的数字信号滤波器被采用。在一些应用中，可能会出现既要对信号进行滤波、同时也要对信号作下采样处理的情况。滤波主要是对信号进行处理，从而改变信号本身的一些特性，例如，原始信号可能噪音较大，经过滤波处理后，可使噪音变小。下采样是改变信号的采样速度，例如，原始信号的采样率是50MHz，也即每秒采样5千万次，而实际应用中可能不需要如此高的采样频率，所以，要进行下采样处理而使其频率下降到所需要的值，比如，20MHz，也就是每秒2千万次的采样率。降低采样率以后，单位时间内的数据量会下降，因此在其他条件不变的情况下，所需要的运算量也相应地下降。在全球卫星定位系统(GPS)中就有这样的需求，即对原始信号进行滤波和下采样。
传统的信号处理是在完成滤波处理以后，再进行下采样处理，这样将占用大量的硬件资源。以长度为n的FIR滤波器为例(滤波器的长度，也即与之相关联的单位脉冲响应函数的序列数)，如图1所示，单位脉冲响应函数为h(n)，输入信号为X(i)，则完成该滤波处理过程，需要n次乘法运算和n-1次加法运算，从而在硬件电路实现上，除了存储信号和滤波系数的寄存电路外，还需要n个乘法器以及n-1个加法器，以完成对输入信号X(i)的滤波处理过程，其后，再对经滤波后的信号Y(i)通过一下采样装置进行下采样处理。
发明内容
本发明的目的，在于提供一种数字信号滤波及下采样处理的一体化装置，该装置能够以最少的硬件资源，在一套电路中同时完成对输入高频数字信号的滤波和下采样的高效处理。
本发明的带有下采样功能的数字信号滤波装置包括一信号存取地址生成电路，用于正确存取信号；
一信号寄存电路，与所述信号存取地址生成电路相连接，用于缓存输入信号，并将该信号以不同与信号的频率的时钟频率输出给后续处理电路；一滤波器系数读取地址生成电路，用于正确读取存储的滤波器系数；一滤波器系数寄存电路，与所述滤波器系数读取地址生成电路相连接，用于正确存储基于不同的滤波器的相应的系数；一乘法器，与所述信号寄存电路以及滤波器寄存电路相连接，用于将输入信号与滤波器系数相乘；一累加器，与所述乘法器相连接，用于将乘法器的乘积结果进行累加；一输出控制电路，与所述累加器相连接，用于有选择性地保存并输出累加结果，以确保经滤波和下采样处理的信号的正确性。
本发明的另一目的，在于提供一种滤波器和下采样一体化的高效处理方法，包括以下步骤1、确定信号处理时钟频率、信号输出时钟频率、信号寄存器最小容量以及滤波器系数寄存器最小容量的步骤；2、将滤波器系数写入滤波器系数寄存器的步骤；3、由信号存取地址生成电路产生信号写入地址和读取地址，并将该写入地址和读取地址送入信号寄存器并写入和读出信号的步骤；4、在执行步骤3的同时，由滤波器系数读取地址生成电路产生系数读取地址，并将该地址送至滤波器系数寄存器并读出滤波器系数的步骤；5、将上述步骤3读出的信号和步骤4读出的系数进行相乘运算的步骤；6、对上述步骤5的相乘结果进行累加运算的步骤；7、利用一输出控制电路输出上述步骤6中累加结果的步骤。
本发明可实现数字信号滤波和下采样的一体化高效处理，并且能够将实现本发明功能的硬件资源量降到最低。
图1是现有滤波和下采样处理过程的示意图；图2是本发明的滤波和下采样装置示意图；图3是本发明的滤波和下采样功能实施示意图。
具体实施例方式
如图1所示，本发明的带有下采样功能的数字信号滤波装置包括信号存取地址生成电路、信号寄存电路、滤波器系数读取地址生成电路、滤波器系数寄存电路、乘法器、累加器以及输出控制电路。信号存取地址生成电路用于正确存取信号，信号寄存电路用于缓存输入信号，并将该信号以不同于输入信号的频率的时钟频率输出给后续处理电路，滤波器系数读取地址生成电路用于正确读取存储的滤波器系数，滤波器系数寄存电路与滤波器系数读取地址寄存电路相连接，用于读取滤波器的相应的系数，乘法器与信号寄存电路和滤波器系数寄存电路相连接，用于将信号与滤波器系数相乘，累加器与乘法器相连接，用于将乘法器的乘积结果进行累加，输出控制电路与累加器相连接，用于有选择性地保存并输出累加结果，以确保经滤波和下采样处理的信号的正确性。
信号寄存电路的容量(比特bit)由滤波器的长度N(N为非零正整数)和输入信号位宽Ws决定，这里，N亦为信号寄存电路的地址总数，Ws为每一个地址的比特数。因此，信号寄存电路的容量为N×Ws比特。
滤波器系数寄存电路的容量与滤波器的长度N以及滤波器系数位宽Wf相关，其最小容量为N×Wf比特。
下面结合以上装置，详细说明本发明的滤波以及下采样相结合的处理方法。该方法包括以下步骤1、确定信号处理时钟频率(fp)、信号寄存器容量以及滤波器系数寄存器容量的步骤。包括根据输入信号采样频率、下采样倍数和滤波器长度决定信号处理时钟频率fp的步骤，根据滤波器长度以及输入信号位宽决定信号寄存器最小容量的步骤，以及根据滤波器长度以及滤波器系数位宽决定滤波器系数寄存器最小容量的步骤。
具体地，如果输入信号采样频率为fin，下采样倍数为M，滤波器长度为N，则信号处理时钟频率fp为fp＝(fin/M)×N其中M和N为非零正整数。
如上文所叙，根据滤波器长度N和输入信号位宽Ws决定的信号寄存器最小容量为N×Ws比特，根据滤波器长度N和滤波系数信号位宽Wf决定的滤波器系数寄存器的最小容量为N×Wf比特。
2、将滤波器系数写入滤波器系数寄存器的步骤，主要是通过CPU或其他控制器件将滤波器系数写入滤波器系数寄存器。
3、由信号存取地址生成电路产生信号写入地址，并将该写入地址送入信号寄存器的步骤。具体地，信号存取地址生成电路以信号输入时钟频率fin从0到N-1再到0，如此周而复始地产生信号寄存器写入地址，并将其送至信号寄存器写入端口的地址总线，同时按此地址将当前信号以fin的频率写入信号寄存器。
同时，信号存取地址生成电路以信号处理时钟频率fp产生信号读取地址。具体地，从某一初始地址i(0＜＝i＜＝N-1)开始，以步长1递增N-1次(N为滤波器长度)，也即读取地址为i，i+1，i+2...，N-2，N-1，0，1，2...i-1，每递增一次都从信号寄存器中读出相应的数据送给下级电路，此为一次循环。如此周而复始地循环读取，只是每次循环的初始地址为上一次循环的初始地址+M mod N，即i+M mod N(X mod N为X被N除后的余数，也即对X以N取模的结果)。
具体地，在第一次循环结束后，信号存取地址生成电路产生一新的初始地址，i+M，也即当前初始地址向前跨进了M步长。与上面描述的那样相同，以步长1递增产生地址，读取地址为(i+M) mod N，(i+M+1) mod N，(i+M+2) mod N...，N-2，N-1，0，1...，(i+M-1) mod N。
如将上述前后两次循环所产生的读取地址连续表示出来则读取递增地址为i，i+1，i+2...，N-2，N-1，0，1，2...i-1，(i+M) mod N，(i+M+1) mod N，(i+M+2) mod N...，(i+M+N-1) mod N。这里，地址生成电路根据下采样倍数在产生一组N个连续地址后，在当前组的第N个，也即当前一组的最后一个地址基础上加(M+1)从而产生后续一组N个连续地址的初始地址(例如，N＝32，M＝8，当前一组的初始地址为1，然后连续加1直至地址达到31，并回到0，此时当前一组数据的读取完成。下一组数据将从9开始，然后连续加1直至地址达到31，并回到0，再连续加1直至地址达到8，此为下一组数据)，从而为实现滤波和下采样同时完成的功能而正确产生信号的读取地址，同时将该地址送至信号寄存器并读出相应的信号。
4、在执行步骤3的同时，由滤波器系数读取地址生成电路产生系数读取地址，并将该地址送至滤波器系数寄存器并读出滤波器系数的步骤。滤波器系数读取地址生成电路以信号处理时钟频率fp产生从0到N-1再循环重复的系数读取地址，送至滤波器系数寄存电路，从而读出滤波器系数。
5、将上述从信号寄存电路中读出的信号与滤波器系数寄存器中读出的系数进行相乘运算的步骤，可通过一乘法器实现。
6、对经过相乘运算后的乘积结果进行累加运算的步骤，可通过一累加器实现。
7、将累加结果通过一输出控制电路以fout＝fin/M(即下采样频率)的频率控制输出上述累加结果的步骤。
下面结合具体的实施例说明上文描述的滤波以及下采样的方法，以使本领域的技术人员能够更加容易地实施本发明。
该实施例应用于GPS接收机中对输入中频数字信号进行滤波和下采样处理的具体电路中。一般地，GPS接收机接收到来自于全球定位卫星系统的射频信号，通过一射频电路将射频信号转换成中频信号，然后，再对该中频信号进行滤波和下采样处理，并将处理后的信号输送到后续的处理模块中。
本实施例中，输入数字信号的采样频率fin＝16.368MHz，输入数字信号的位宽为Ws＝3bit，滤波器长度为N＝16，滤波器系数位宽Wf＝6bit，下采样倍数M＝4。从而根据上述公式fp＝(fin/M)×N，计算得出信号处理时钟频率fp＝65.472MHz，根据滤波器长度N和输入信号位宽Ws得出信号寄存器大小为N×Ws＝16×3bit，本例选择16个地址，每个地址存3比特的双端口寄存器，写入端时钟频率为fin＝16.368MHz，读出端时钟为fp＝65.472MHz。写入端接收输入信号，读出端输出信号到乘法器，写入和读出操作由信号读取地址生成电路控制完成。
根据滤波器长度和滤波系数位宽决定滤波器系数寄存器大小，本实施例中，滤波器系数位宽Wf为6比特，则滤波器系数寄存器大小为N×Wf＝16×6比特，因此，可选择16个地址，每个地址存6比特的双端口寄存器，其写入端与嵌入式CPU总线相连接，并由CPU或其他控制器件写入滤波器系数，写入时钟频率为CPU或其他控制器件时钟频率；读出端输出信号到乘法器，读出操作由滤波器系数读取地址生成电路控制完成，读出时钟为fp＝65.472MHz。
在电路工作前，由嵌入式CPU将滤波器系数以倒序方式写入滤波器系数寄存电路，即地址0存储第N个系数，地址1存储第N-1个系数，以此类推，直至地址N-1存储第1个系数。
开始工作后，信号读取地址生成电路以fin＝16.368MHz的频率连续循环产生从0到15的写入地址，从而控制写入输入信号到输入信号寄存电路；同时，信号读取地址生成电路以fp＝65.472MHz的速度连续产生以16个为一组的地址，完成一组地址的生成后，下一组地址的首地址根据下采样倍数M跳转到当前地址+M+1的地址，然后继续以fp＝65.472MHz的频率产生16个读出地址，如此循环往复。信号寄存器读出端根据此地址读出输入信号，并送入后续的乘法器电路。
同时，滤波器系数存取地址生成电路以fp＝65.472MHz的频率产生0到15的读出地址送入到滤波器系数寄存电路读出端，以将正确的滤波器系数送入到后续的乘法器电路。
其后，乘法器将输入信号和滤波器系数进行相乘运算，并将结果输出到后面的累加器电路中。
累加器电路以fp＝65.472MHz的频率，根据滤波器系数读出地址，进行连续16次乘法运算结果的累加运算。
最后，输出控制电路以fout＝4.092MHz的时钟频率，输出上述已完成16次运算的累加结果，从而完成对输入信号的滤波和下采样处理。
综上所述，本发明可实现数字信号滤波以及下采样的一体化处理，并且能够最大化地节省硬件资源，在各种需要数字信号处理的场合，尤其是在对GPS信号的处理分析中，具有广阔的应用前景。
应当说明的是，以上实施例仅用以说明本发明的技术方案，而不用预限定本发明的范围。尽管参照实施例对本发明进行了详细描述，容易理解，对本发明的技术方案进行修改或等同替换，并不脱离本发明技术方案的精神和范围，因此，其均应涵盖在本发明的权利要求保护范围内。
权利要求
1.一种带有下采样功能的数字信号滤波装置，其特征在于，该装置包括一信号存取地址生成电路，用于正确存取信号；一信号寄存电路，与所述信号存取地址生成电路相连接，用于缓存输入信号，并将该信号以不同于输入信号的频率的时钟频率输出给后续处理电路；一滤波器系数读取地址生成电路，用于正确读取存储的滤波器系数；一滤波器系数寄存电路，与所述滤波器系数读取地址生成电路相连接，用于正确存储基于不同的滤波器的相应的系数；一乘法器，与所述信号寄存电路以及滤波器寄存电路相连接，用于将输入信号与滤波器系数相乘；一累加器，与所述乘法器相连接，用于将乘法器的乘积结果进行累加；一输出控制电路，与所述累加器相连接，用于有选择性地保存并输出累加结果，以确保经滤波和下采样处理的信号的正确性。
2.如权利要求1所述的数字信号滤波装置，其特征在于，所述信号寄存电路的容量由所述滤波器的长度和所述输入信号的位宽决定，且其最小容量为所述滤波器长度与所述输入信号位宽的乘积。
3.如权利要求1所述的数字信号滤波装置，其特征在于，所述滤波器系数寄存电路的容量与所述滤波器的长度以及所述滤波器的系数位宽相关，且其最小容量为所述滤波器长度与所述滤波器系数位宽的乘积。
4.如权利要求1所述的数字信号滤波装置，其特征在于，所述滤波器系数由一嵌入式CPU或其他控制器件写入所述滤波器系数寄存器。
5.一种滤波器和下采样一体化处理的方法，其特征在于，该方法包括(1)、确定信号处理时钟频率、信号输出时钟频率、信号寄存器容量以及滤波器系数寄存器容量的步骤；(2)、将滤波器系数写入滤波器系数寄存器的步骤；(3)、由信号存取地址生成电路产生信号写入地址和读取地址，并将该写入地址和读取地址送入信号寄存器的步骤；(4)、在执行步骤(3)的同时，由滤波器系数读取地址生成电路产生系数读取地址，并将该地址送至滤波器系数寄存器并读出滤波器系数的步骤；(5)、将上述步骤(3)读出的信号和步骤4读出的系数进行相乘运算的步骤；(6)、对上述步骤(5)的相乘结果进行累加运算的步骤；(7)、利用一输出控制电路输出上述步骤(6)中累加结果的步骤。
6.如权利要求5所述的方法，其特征在于，所述信号处理时钟频率由所述信号的采样频率fp、下采样倍数M以及所述滤波器的长度N决定，且所述信号处理时钟频率为fp＝(fin/M)×N。
7.如权利要求5所述的方法，其特征在于，所述信号寄存电路的容量由所述滤波器的长度和所述输入信号的位宽决定，且其最小容量为所述滤波器长度与所述输入信号位宽的乘积。
8.如权利要求5所述的方法，其特征在于，所述滤波器系数寄存电路的容量与所述滤波器的长度以及所述滤波器的系数位宽相关，且其最小容量为所述滤波器长度与所述滤波器系数位宽的乘积。
9.如权利要求5所述的方法，其特征在于，所述滤波器系数由一嵌入式CPU或其他控制器件写入所述滤波器系数寄存器。
全文摘要
本发明公开了一种带有下采样功能的数字信号滤波装置及方法，该数字信号滤波装置包括信号存取地址生成电路、信号寄存电路、滤波器系数读取地址生成电路、滤波器系数寄存电路、乘法器、累加器以及输出控制电路。本发明可实现数字信号滤波和下采样的一体化高效处理，并且能够将实现本发明功能的硬件资源量降到最低。
文档编号H03H17/02GK101064502SQ20061002629
公开日2007年10月31日 申请日期2006年4月29日 优先权日2006年4月29日
发明者保罗·贝克曼, 刘勇, 黄思远 申请人:那微微电子科技(上海)有限公司