专利名称：一种突波分离电路的制作方法
技术领域：
本发明涉及一种信号处理电路，尤其涉及一种在任何时刻都能分离突波的突波分离电路。
背景技术：
在集成电路(IC，Integrated Circuit)的设计中，通常会出现一些无法预见的突波(glitch)通过所设计的电路，因而导致电路出现错误的逻辑输出，尤其是从集成电路外部输入的信号(例如一些控制信号)出现突波时，更是如此。因此，怎样在所设计的电路中消除突波，使电路能够有正确的逻辑输出，则是一个很重要的课题。
一种已知技术是采用内部时钟信号来同步外部信号，以避免由于外部信号出现突波，而导致所设计的电路出现错误的逻辑输出，然而这种已知技术存在着以下缺点芯片控制逻辑紊乱；影响芯片性能的稳定性；以及当突波出现在内部时钟信号的边缘时，仍然会导致所设计电路出现错误的逻辑输出；如图1所示。
图1为已知技术的内部时钟信号、外部信号与同步输出信号的时序图，图1显示出外部信号在内部时钟信号的上升沿出现突波(如102所示)时，经由内部时钟信号将外部信号同步后而产生的同步输出信号仍然无法消除此突波，并且还会将此突波放大(如104所示)。
另外，还有一种已知技术，就是美国专利号US20030091135所公开的数字滤波器，此数字滤波器用于接收带有突波的数字输入信号，此数字滤波器包括延时线，是用于将数字输入信号做时间延迟以产生延迟数字输入信号；上升沿检测器，是用于使所述延迟数字输入信号产生上升沿标识信号；下降沿检测器，是用于使所述延迟数字输入信号产生下降沿标识信号；第一混合装置，是用于产生上升沿滤波标识信号与数字输入信号的混合信号；第二混合装置，是用于产生下降沿滤波标识信号与数字输入信号的混合信号；第三混合装置，是用于接收第一混合装置与第二混合装置所输出的混合信号，以产生在时钟信号的上升沿和下降沿无突波的数字输出信号，从而使数字滤波器能够输出无突波的数字输出信号。
此数字滤波器虽然克服了采用内部时钟信号来同步外部信号所引起的3项缺点，但是此数字滤波器也仍然存有缺点，就是其无法滤除周期大于延迟数字输入信号的突波。
发明内容
本发明的目的就是提供一种突波分离电路，使得在任何时刻都能将突波进行分离。
基于上述内容与其他目的，本发明提出一种突波分离电路，此突波分离电路包括边缘信号产生装置、或门、与门、选择装置、第一触发器与第二触发器。其中，边缘信号产生装置由输入信号、第一时钟信号与第二时钟信号产生上升沿信号与下降沿信号，并且上升沿信号是在第一时钟信号的第一状态时拴锁输入信号所获得，而下降沿信号是在第二时钟信号的第一状态时拴锁输入信号所获得，并且第二时钟信号为第一时钟信号的反相信号。
或门的输入为上升沿信号与下降沿信号，而或门的输出为或逻辑信号。与门的输入为上升沿信号与下降沿信号，而与门的输出为与逻辑信号。选择装置接收或逻辑信号和与逻辑信号，并且依据选择信号输出或逻辑信号或与逻辑信号。第一触发器由第三时钟信号与选择装置的输出而产生选择信号，其中选择信号是在第三时钟信号的第一状态时拴锁选择装置的输出所获得，而第三时钟信号是将第二时钟信号做时间延迟而产生的信号。第二触发器由第一时钟信号与选择装置的输出而产生突波分离输出信号，突波分离输出信号是在第一时钟信号的第一状态时拴锁选择装置的输出所获得。
本发明就是采用集成电路内部的时钟信号，在时钟信号的边缘处，将出现在输入信号上的突波进行分离，本发明的突波分离电路包括边缘信号产生装置、或门、与门、选择装置、第一触发器与第二触发器。利用上述各元件特定的连接关系和功能，本发明可以通过滤除周期相当于内部时钟信号一半的突波，而使得无论外部输入信号是在内部时钟信号的上升沿还是在下降沿出现突波，突波分离输出信号output都不会出现任何突波，从而克服现有技术存在的缺点。
为了让本发明的上述内容和其他目的、特征与优点更能明显易懂，下面给出一个实施例，并结合附图，作详细说明如下。
图1是已知技术的内部时钟信号、外部输入信号与同步输出信号的时序图；图2是根据本发明实施例所述的突波分离电路示意图；图3、图4、图5与图6是根据本发明实施例所述的突波分离电路中各个信号的时序图。
具体实施例方式
如图2所示，为突波分离电路的示意图，由边缘信号产生装置210、或门220、与门230、选择装置240、第一触发器250与第二触发器260组成。其中，边缘信号产生装置210依据输入信号input、第一时钟信号clk1与第二时钟信号clk2而产生上升沿信号rs与下降沿信号fs，并且上升沿信号rs是在第一时钟信号clk1的第一状态(在此实施例为第一时钟信号clk1的正沿端，以下用正沿端表示第一状态)时拴锁输入信号input所获得，而下降沿信号fs是在第二时钟信号clk2的正沿端时拴锁输入信号input所获得，其中第二时钟信号clk2为第一时钟信号clk1的反相信号。
或门220的输入为上升沿信号rs与下降沿信号fs，而或门220的输出为或逻辑信号os。与门230的输入为上升沿信号rs与下降沿信号fs，而与门230的输出为与逻辑信号as。选择装置240接收或逻辑信号os和与逻辑信号as，并且依据选择信号cs输出或逻辑信号os或与逻辑信号as。第一触发器250依据第三时钟信号clk3与选择装置240的输出es而产生选择信号cs，选择信号cs是在第三时钟信号clk3的正沿端时拴锁选择装置240的输出es而获得，其中第三时钟信号clk3是将第二时钟信号clk2做时间延迟而产生的信号。第二触发器260依据第一时钟信号clk1与选择装置240的输出es而产生突波分离输出信号output，突波分离输出信号output是在第一时钟信号clk1的正沿端时拴锁选择装置240的输出es所获得。
图2中的边缘信号产生装置210包括第一D型触发器211与第二D型触发器212。其中，第一D型触发器211的输入端接收输入信号input，而第一D型触发器211的时钟输入端接收第一时钟信号clk1，第一D型触发器211的输出端输出上升沿信号rs。第二D型触发器212的输入端接收输入信号input，而第二D型触发器212的时钟输入端接收第二时钟信号clk2，第二D型触发器212的输出端输出下降沿信号fs。
除此之外，图2中的选择装置240可以采用二选一多任务器，而第一触发器250与第二触发器260可以采用D型触发器。在其他的实施例中，突波分离电路还包括反相装置270与延迟装置280，其中反相装置270是将第一时钟信号clk1反相而产生第二时钟信号clk2，而延迟装置280是将第二时钟信号clk2做时间延迟而产生第三时钟信号clk3。
图3为突波分离电路中各个信号的时序图。在此实施例中，当选择信号cs＝0时，选择装置240的输出es为与逻辑信号as；当选择信号cs＝1时，选择装置240的输出es为或逻辑信号os。
如图3所示，当input为常态高电位(normal high)，即常态逻辑1时，在正常情况下，上升沿信号rs＝1、下降沿信号fs＝1、或逻辑信号os＝1、与逻辑信号as＝1、选择装置240的输出es＝1、选择信号cs＝1、以及突波分离输出信号output＝1。
如果在第一时钟信号clk1的上升沿时，输入信号input中出现一为0的突波(如图3的302所示)，则上升沿信号rs＝0、下降沿信号fs＝1，或逻辑信号os＝1，与逻辑信号as＝0，此时，由于选择信号cs＝1，则选择装置240的输出es＝或逻辑信号os＝1，在突波之后的下一个下降沿来到之后，当第一触发器250依据第三时钟信号clk3触发时，选择信号cs＝选择装置240的输出es＝0，此时，选择装置240的输出es＝与逻辑信号as＝0，而在突波之后的下一个上升沿来到之后，当第二触发器260依据第一时钟信号clk1触发时，突波分离输出信号output＝选择装置240的输出es＝1。
图4、图5与图6同样也是突波分离电路的各信号的时序图。在此实施例中，令选择信号cs＝0时，选择装置240的输出es为与逻辑信号as；令选择信号cs＝1时，选择装置240的输出es为或逻辑信号os。其中，图4所示是在input为常态高电位(normal high)，即常态逻辑1的情况下，且在第一时钟信号clk1的下降沿时，输入信号input中出现一为0的突波(如图4的402所示)的各个信号的时序图。图5所示则是在input为常态低电位(normal low)，即常态逻辑0的情况下，且在第一时钟信号clk1的上升沿时，输入信号input中出现一为1的突波(如图5的502所示)的各个信号的时序图。图6所示是在input为常态低电位(normal low)，即常态逻辑0的情况下，且在第一时钟信号clk1的下降沿时，输入信号input中出现一为1的突波(如图6的602所示)的各个信号的时序图，而图4、图5与图6中各个信号的动作方式可依照图3所述的各个信号的动作方式来描述，在此不再赘述。
由图3、图4、图5与图6可知，无论外部输入信号是在内部时钟信号的上升沿还是在下降沿出现突波，突波分离输出信号output都不会出现任何突波。
综上所述，本发明是采用集成电路内部的时钟信号，在时钟信号的边缘处，将出现在输入信号上的突波进行分离，因此本发明可以滤除相当于内部时钟信号半个周期的突波。因此，使用本发明的集成电路不会再出现以下缺点使用已知技术所发生的芯片控制逻辑紊乱；影响芯片性能的稳定性；以及当突波出现在内部时钟信号的边缘时，仍然会导致所设计的电路出现错误的逻辑输出。
虽然本发明将较佳的实施例公开如上，然而并非用以限定本发明，对于熟悉本领域的技术人员而言可容易的实现另外的优点以及进行修改，因此在不背离权利要求及等同范围所限定的一般概念的精神和范围的情况下，本发明并不限定于特定的细节、代表性的设备和这里示出与描述的图示示例。
权利要求
1.一种突波分离电路，其特征在于，该突波分离电路包括一边缘信号产生装置，依据一输入信号、一第一时钟信号与一第二时钟信号而产生一上升沿信号与一下降沿信号，该上升沿信号是在该第一时钟信号的一第一状态时拴锁该输入信号所获得，该下降沿信号是在该第二时钟信号的该第一状态时拴锁该输入信号所获得，其中该第二时钟信号为该第一时钟信号的反相信号；一或门，该或门输入该上升沿信号与该下降沿信号，而该或门输出一或逻辑信号；一与门，该与门输入该上升沿信号与该下降沿信号，而该与门输出一与逻辑信号；一选择装置，接收该或逻辑信号与该与逻辑信号，并且依据一选择信号而输出该或逻辑信号与该与逻辑信号其中的一个信号；一第一触发器，是依据一第三时钟信号与该选择装置的输出信号而产生该选择信号，该选择信号是在该第三时钟信号的该第一状态时拴锁该选择装置的输出信号所获得，其中该第三时钟信号是将该第二时钟信号做时间延迟而产生的信号；以及一第二触发器，是依据该第一时钟信号与该选择装置的输出信号而产生一突波分离输出信号，该突波分离输出信号是在该第一时钟信号的该第一状态时拴锁该选择装置的输出信号所获得。
2.如权利要求1所述的突波分离电路，其特征在于，所述边沿信号产生装置包括一第一边沿触发器，其输入端接收该输入信号，时钟输入端接收该第一时钟信号，而输出端输出该上升沿信号；一第二边沿触发器，其输入端接收该输入信号，时钟输入端接收该第二时钟信号，而输出端输出该下降沿信号。
3.如权利要求2所述的突波分离电路，其特征在于，所述第一边沿触发器和第二边沿触发器均为D触发器。
4.如权利要求1所述的突波分离电路，其特征在于，所述选择装置为一二选一多路复用器。
5.如权利要求1所述的突波分离电路，其特征在于，所述第一触发器和第二触发器均为D触发器。
6.如权利要求1所述的突波分离电路，其特征在于，该突波分离电路还包括一反相装置，该反相装置是将该第一时钟信号反相而产生该第二时钟信号。
7.如权利要求1所述的突波分离电路，其特征在于，该突波分离电路还包括一延迟装置，该延迟装置是将该第二时钟信号做时间延迟而产生该第三时钟信号。
全文摘要
一种突波分离电路，此突波分离电路是采用集成电路内部的时钟信号，在时钟信号的边缘处，将出现在输入信号上的突波进行分离。此突波分离电路包括边缘信号产生装置、或门、与门、选择装置、第一触发器与第二触发器。利用上述各个元件的特定连接关系和功能，此突波分离电路可以滤除周期相当于内部时钟信号一半的突波。
文档编号H03K19/00GK101051828SQ20061006713
公开日2007年10月10日 申请日期2006年4月3日 优先权日2006年4月3日
发明者蔡仁杰, 刘育箕 申请人:凌阳科技股份有限公司