专利名称：开环转换率控制输出驱动器的制作方法
技术领域：
本发明涉及一种在半导体装置中使用的输出驱动器，更具体而言，涉及一种开环转换率(slew-rate)控制的输出驱动器。
背景技术：
输出驱动器是用于驱动连接至预定负载的输出垫以便从半导体装置输出数据的电路。通常，推挽型驱动器广泛用作输出驱动器。关于推挽型输出驱动器的控制，转换率的控制已成问题。
转换率显示了输出信号的电压电平变化有多快。转换率被限定为说明电压电平变化与单位时间之间的比率的斜率。
同时，转换率可以被分为两种类型一个是上转换率，另一个是下转换率。上转换率示出了当输出信号的电压电平从低电平变化到高电平时的斜率。另一方面，下转换率示出了当输出信号的电压电平从高电平变化到低电平时的斜率。在任一情况下，转换率越大，输出信号的斜率越陡。即，输出信号的电压电平在短时间内发生了变化。
图1是示出了传统的推挽型输出驱动器的示意电路图。
如所示出的，传统的推挽型输出驱动器包括上拉p型金属氧化物半导体(PMOS)晶体管MP1及下拉n型金属氧化物半导体(NMOS)晶体管MN1，其用于对负载电容器CL执行充电操作，即，上拉操作，以及放电操作，即，下拉操作。
根据传统的推挽型输出驱动器，考虑到数据偏斜，较高转换率是有利的。然而，如果转换率增大，则由于由引脚所见的电感L1及L2，切换噪声也增大。另一方面，如果转换率减小，则切换噪声减小；然而，数据偏斜增大。如果数据偏斜的增大严重，则可在输出信号达到峰值点之前改变输出信号的信号电平。
因此，将传统的推挽型输出驱动器设计成使得可适当地控制转换率是很重要。
图2是描述了具有用于控制转换率的预驱动器的另一传统的推挽型输出驱动器的示意电路图。
如图所示，传统的推挽型输出驱动器包括主驱动器，其具有上拉PMOS晶体管MP1及下拉NMOS晶体管MN1；及预驱动器20，其连接至所述主驱动器。
预驱动器20包括晶体管，其尺寸与主驱动器的尺寸不同。通过利用尺寸的不同，可通过控制从预驱动器20输出的输出DRV的增大/减小时序来固定输出信号的转换率。
然而，在这种情况下，过程、电压及温度(PVT)的变化引起缺陷。即，转换率可极大地变化，在慢速条件及快速条件下，其最大值约是最小值的三倍。上述转换率变化对信号的完整性具有负面影响。
因此，已开发了用于不管PVT变化而维持转换率的技术。
图3是举例说明用于通过调节预驱动节点处的波形来控制转换率的另一传统的推挽型输出驱动器的示意电路图。
参考图3，传统的推挽型输出驱动器包括预驱动器单元，其用于响应于启用信号en及数字加权dw而预驱动数据信号IN；预驱动节点波形控制单元，其用于响应于根据PVT变化而确定的控制码(例如，c0、c1、f0、f1及f2)来调节预驱动节点的电容；主驱动器单元，其用于响应于预驱动节点的电压电平而驱动输出垫。
图3中所示的传统的推挽型输出驱动器通过调节预驱动单元处的波形来控制转换率。换言之，如果预驱动节点的转换率维持为恒定值，则通过预驱动节点而驱动的主驱动器单元的转换率可保持为恒定值。
预驱动节点波形控制单元使用由PVT检测电路(未示出)而产生的控制码，以控制预驱动节点的电容。这里，当控制码的值增大时，预驱动节点的电容增大以使得转换率减小。另一方面，当控制码的值减小时，预驱动节点的电容减小以使得转换率增大。
因此，转换率可经控制以对PVT变化不敏感。然而，在这种情况下，需要大量功率消耗来对预驱动节点的电容充电/放电。
同时，因为预驱动节点的电容被视为纯电容，所以切换晶体管的电阻应该非常低。因此，晶体管的尺寸应该较大，且因此，增加寄生元件以防止高速操作。
同时，在2003年的JSSC中已公开了一种用于通过使用锁相环(PLL)来控制转换率的输出驱动器。该输出驱动器与传统的输出驱动器相比较，对于充电/放大增大了操作速度并减小了功率消耗。
然而，因为包括PLL，所以由于抖动累积而难以精确地检测PVT变化。因为输出驱动器是高位阶(high order)系统，所以也难以设计该输出驱动器。另外，因为输出驱动器是具有压控振荡器(VCO)的闭环电路，所以完成锁定操作要花费大量时间，且芯片的尺寸增大。
又举例而言，在2003年的JSSC中已公开了了一种用于通过从延迟锁定环(DLL)产生信号来控制转换率的包括在A-1Gb/s/pin 512-MB DDR2SDRAM中的输出驱动器。与使用PLL相比较，锁定时间相对减少；然而，因为输出驱动器也包括如同包括PLL的输出驱动器的模拟块，所以要求较大尺寸，且功率消耗增大。
同时，在2004年的ISSCC中已公开了一种具有速度锁定环(SLL)的输出驱动器。在这种情况下，因为输出驱动器具有数字结构，所以设计该输出驱动器相对容易。然而，因为输出驱动器是如同包括PLL及包括DLL的输出驱动器的闭环电路，所以完成锁定操作需要的时间较长。
发明内容
因此，本发明的一个目标是提供一种具有开环结构(模拟块除外)的能够控制转换率的输出驱动器及其方法。
根据本发明的一个方面，提供了一种在半导体装置中使用的转换率控制输出驱动器，其包括过程、电压及温度(PVT)变化检测单元，其具有用于接收参考时钟的延迟线，以检测根据PVT变化而确定的延迟线的延迟量变化；选择信号产生单元，其用于产生与通过PVT变化检测单元而产生的检测信号对应的驱动选择信号；及输出驱动单元，其具有受控于输出数据及驱动选择信号的多个驱动器单元，其用于用与PVT变化对应的驱动强度来驱动输出端子。
根据本发明的另一方面，提供一种用于驱动半导体装置的输出的方法，其包括以下步骤a)根据过程、电压及温度(PVT)变化的延迟量变化检测延迟线，该延迟线接收参考时钟；b)产生与步骤a)的检测结果对应的驱动选择信号；c)通过输出数据及驱动选择信号而控制多个驱动器单元，藉此用与PVT变化对应的驱动强度来驱动输出端子，其中驱动器单元具有不同驱动强度。
本发明的以上及其它目标和特征将从以下结合附图对优选实施例的描述中变得更明显，其中图1是示出了传统的推挽型输出驱动器的示意电路图；图2是描述了具有用于控制转换率的预驱动器的另一传统的推挽型输出驱动器的示意电路图；图3是说明用于通过调节预驱动节点处的波形来控制转换率的另一传统的推挽型输出驱动器的示意电路图；图4是根据本发明的优选实施例的展示转换率控制输出驱动器的框图；图5是描述图4中所示的PVT变化检测单元的框图；图6是示出了商用PowerPC 603主从式锁存器的示意电路图；图7是示出了图5中所示的PVT变化检测单元的操作的框图；图8是描述图4中所示的选择信号产生单元的示意电路图；图9是示出了图4中所示的输出驱动单元的框图；及图10是示出了图4至图9中所示的输出驱动器的操作的框图。
附图中的附图标记说明如下20预驱动器100PVT(过程、电压及温度)变化检测单元110延迟线120数字化装置125N位寄存器130切换检测单元200选择信号产生单元210第一驱动选择信号产生单元220第二驱动选择信号产生单元230第三驱动选择信号产生单元300输出驱动单元AND1“与”门
AND2“与”门AND3“与”门AND4“与”门AND5“与”门AND6“与”门ANDn-1“与”门CL负载电容器DC1延迟单元DC2延迟单元DC3延迟单元DC4延迟单元DC5延迟单元DC6延迟单元DCn延迟单元INV1反转器INV2反转器INV3反转器INV4反转器INV5反转器INV6反转器INVn-1反转器INVn反转器L1/L2电感MN1下拉n型金属氧化物半导体(NMOS)晶体管MP1上拉p型金属氧化物半导体(PMOS)晶体管N0下拉NMOS晶体管/缺省驱动器单元N1第一辅助下拉NMOS晶体管/第一辅助驱动器单元N2第二辅助下拉NMOS晶体管N3第三辅助下拉NMOS晶体管NAND11第一“与非”门NAND12第二“与非”门
NAND13第三“与非”门NOR11第四“或非”门NOR12第五“或非”门NOR13第六“或非”门NOR1第一“或非”门NOR2第二“或非”门NOR3第三“或非”门P0上拉PMOS晶体管/缺省驱动器单元/缺省上拉PMOS晶体管P1第一辅助上拉PMOS晶体管/第一辅助驱动器单元P2第二辅助上拉PMOS晶体管P3第三辅助上拉PMOS晶体管TG10第十传输门TG11第十一传输门TG12第十二传输门TG1第一传输门TG2第二传输门TG3第三传输门TG4第四传输门TG5第五传输门TG6第六传输门TG7第七传输门TG8第八传输门TG9第九传输门具体实施方法下文中将参考附图详细描述根据本发明的输出驱动器。
图4是根据本发明的优选实施例的示出了转换率控制输出驱动器的框图。
如图所示，转换率控制输出驱动器包括延迟线，其用于接收参考时钟clk_ref；PVT(过程、电压及温度)变化检测单元100，其用于检测由于PVT变化的延迟线的条件变化；选择信号产生单元200，其用于产生与通过PVT变化检测单元100而产生的检测信号对应的驱动选择信号；及输出驱动单元300，其具有受控于输出数据及驱动选择信号的多个驱动端子，其用于用与PVT变化对应的驱动强度来驱动输出端子，其中驱动端子具有不同驱动强度。
这里，PVT变化检测单元100不接收指示PVT的条件的特殊信号；然而，延迟线根据PVT的条件而具有不同延迟量，且PVT变化检测单元100使用延迟线的延迟量，以检测PVT变化。因此，过程、电压及温度的输入在图4中表示为伪输入(pseudo input)。
图5是描述图4中所示的PVT变化检测单元100的框图。
如所展示的，PVT变化检测单元100包括延迟线110，其用于接收参考时钟clk_ref，以产生具有恒定相位差的多相时钟信号；数字化装置120，其用于数字化通过延迟线110而产生的多相时钟信号的电平；及切换检测单元130，其用于检测数字化装置120的输出的切换点。
此处，延迟线110包括开环连接的n个延迟单元，即，DC1至DCn，其用于接收参考时钟clk_ref。优选为用电路结构与输出驱动器的电路结构相同的串联连接的两个静态换流器(static inverter)来实现每一延迟单元，使得延迟单元具有与输出驱动器的PVT变化特性相同的特性。通过使用用于体现延迟单元的静态换流器，可减小功率消耗并可防止高阻抗状态。
数字化装置120包括n个反转器，即，INV1到INVn，其用于接收从包括在延迟线110中的延迟单元DC1至DCn输出的多相时钟信号；及N位寄存器125，其用于响应于参考时钟clk_ref而锁存n个反转器INV1到INVn的输出。
切换检测单元130对N位寄存器125的两个相邻位执行“异或”逻辑(exclusive logic OR)运算，以此检测数字化装置120的输出的切换点。如图5所示，切换检测单元130包括n-1个反转器(inverter)，其用于将N位寄存器125的每一输出反转(在图5中标记为一反转记号)；及n-1个“与”(AND)门，即，AND1至ANDn-1，其用于对从n-1个反转器输出的每一位的经反转版本与该每一位的下一位执行逻辑“与(AND)”运算以此产生检测信号，意即，0<1:n-1>。由于N位寄存器125的最后位的下一位不存在，所以包括n-1个反转器及n-1个“与”门。
同时，包括在数字化装置120中的N位寄存器125可用n个D型触发器(F/F)来实现，其用于接收反转器INV1到INVn的输出作为数据输入，且用于接收参考时钟clk_ref的经延迟的信号作为时钟输入。
D型触发器可用图6中所示的商用PowerPC 603主从式锁存器来容易地体现。
PowerPC 603主从式锁存器是具有短的直接路径及低功率回馈的触发器。当时钟Clk处于逻辑低电平时，充当主锁存器的开关的传输门打开，以将输入D传送到节点A，且从锁存器的时控反转器接通以使得输出Q维持在前一状态。
图7是示出了图5中所示的PVT变化检测单元100的操作的框图。
假设包括在延迟线110中的延迟单元的数目为20，则延迟线110接收参考时钟clk_ref以产生具有恒定相位差的20个多相时钟。
同时，若在特定相位处捕获多相时钟，则产生转变点，其中每一多相时钟从“1”变化为“0”。所有多相时钟具有在电源电压Vdd与接地电压Vss之间的预定电压电平，其不包括电源电压Vdd及接地电压Vss的电压电平。
然而，经由包括在数字化装置120中的每一反转器，由于反转器的再生特性，多相时脉具有“1”或“0”的数字值。由N位寄存器125而锁存这些数字值。该锁存时间点，即，捕获多相时钟的时间点，由参考时钟clk_ref所延迟的延迟量来确定(在图7中示为重迭的多个反转器)。
同时，包括在数字化装置120中的反转器防止负载电容当包括在N位寄存器125中的D型触发器切换时发生变化以使得延迟单元的延迟量不管数据如何，即使该数据变化为“1”或“0”，均可以维持为恒定延迟量(τ)。
同时，切换检测单元130检测转变点，其中N位寄存器125的输出从“0”变化为“1”。即，考虑到延迟单元，检测输出从“1”变化为“0”的延迟单元。因此，因为仅检测N位寄存器125的输出从“0”变化为“1”的点，所以可简单地用反转器和“与”门来实现“异或”逻辑门。
结果，PVT变化检测单元100通过检测根据PVT变化而变化的延迟线110的延迟变化来检测PVT变化。换言之，PVT变化检测单元100计算延迟单元的数目，其每一者在当前PVT状态下输出“1”。
图8是描述图4中所示的选择信号产生单元200的示意电路图。
如图所示，选择信号产生单元200包括第一到第三驱动选择信号产生单元210至230，其用于响应于检测信号的位的一部分而分别产生第一到第三上拉/下拉驱动选择信号S1/S1b至S3/S3b。
如上所述，假设延迟单元的数量为20。在这种情况下，通过包括在PVT变化检测单元100中的切换检测单元130来产生19位检测信号0<1:19>。
详细来说，第一驱动选择信号产生单元210包括第一“或非”(NOR)门NOR1，其用于接收检测信号位0<1:19>中的位0<5:9>；第一传输门TG1，其用于响应于从第一“或非”门NOR1输出的输出信号AA及该输出信号AA的经反转版本，即，BB，而选择性地输出接地电压Vss的经反转版本作为第一上拉驱动选择信号S1；第二传输门TG2，其用于响应于输出信号AA及经反转的输出信号BB而选择性地输出接地电压Vss作为第一下拉驱动选择信号S1b；第三传输门TG3，其用于响应于输出信号AA及经反转的输出信号BB而选择性地输出电源电压Vdd的经反转版本作为第一上拉驱动选择信号S1；及第四传输门TG4，其用于响应于输出信号AA及经反转的输出信号BB而选择性地输出电源电压Vdd作为第一下拉驱动选择信号S1b。
此处，交替控制第一及第二传输门TG1及TG2的组以及第三及第四传输门TG3和TG4的组，以防止第一上拉及下拉驱动选择信号S1及S1b的每一输出端子浮动(being floated)。
第二驱动选择信号产生单元220包括第二“或非”门NOR2，其接收检测信号位0<1:19>中的位0<10:14>；第五传输门TG5，其用于响应于从第二“或非”门NOR2输出的输出信号CC及该输出信号CC的经反转版本，即，DD，而选择性地输出接地电压Vss的经反转版本作为第二上拉驱动选择信号S2；第六传输门TG6，其用于响应于输出信号CC及经反转的输出信号DD而选择性地输出接地电压Vss作为第二下拉驱动选择信号S2b；第七传输门TG7，其用于响应于输出信号CC及经反转的输出信号DD而选择性地输出电源电压Vdd的经反转版本作为第二上拉驱动选择信号S2；及第八传输门TG8，其用于响应于输出信号CC及经反转的输出信号DD而选择性地输出电源电压Vdd作为第二下拉驱动选择信号S2b。
此处，交替控制第五及第六传输门TG5及TG6的组以及第七及第八传输门TG7及TG8的组，以防止第二上拉及下拉驱动选择信号S2及S2b的每一输出端子浮动。
第三驱动选择信号产生单元230包括第三“或非”门NOR3，其用于接收检测信号位0<1:19>中的位0<15:19>；第九传输门TG9，其用于响应于从第三“或非”门NOR3输出的输出信号EE及该输出信号EE的经反转版本，即，FF，而选择性输出接地电压Vss的经反转版本作为第三上拉驱动选择信号S3；第十传输门TG10，其用于响应于输出信号EE及经反转的输出信号FF而选择性地输出接地电压Vss作为第三下拉驱动选择信号S3b；第十一传输门TG11，其用于响应于输出信号EE及经反转的输出信号FF而选择性地输出电源电压Vdd的经反转版本作为第三上拉驱动选择信号S3；及第十二传输门TG12，其用于响应于输出信号EE及经反转的输出信号FF而选择性地输出电源电压Vdd作为第三下拉驱动选择信号S3b。
此处，交替控制第九及第十传输门TG9及TG10的组以及第十一及第十二传输门TG11及TG12的组，以防止第三上拉及下拉驱动选择信号S3及S3b的每一输出端子浮动。
同时，图8中所示的选择信号产生单元200仅仅是一个例子。存在通过使用检测信号位0<1:19>来产生驱动选择信号的各种方法。
当在延迟单元的初始状态处发生转变时，无需对PVT变化的进行补偿。因此，如图8中所示，并未使用检测信号位0<1:19>中的位0<1:4>。在这种情况下，因为通过输出驱动单元300执行缺省驱动操作，所以无需产生特殊驱动选择信号。
图9是示出了图4中所示的输出驱动单元300的框图。
如所展示的，输出驱动单元300包括缺省驱动器单元，其具有上拉PMOS晶体管P0及下拉NMOS晶体管N0，这些晶体管的栅极接收输出数据IN；第一到第三辅助驱动器单元，其分别具有第一辅助上拉PMOS及下拉NMOS晶体管P1及N1、第二辅助上拉PMOS及下拉NMOS晶体管P2及N2以及第三辅助上拉PMOS及下拉NMOS晶体管P3及N3；辅助上拉控制单元，其用于响应于输出数据IN及第一至第三上拉驱动选择信号S1至S3而产生辅助上拉控制信号，以选择性地接通第一至第三辅助上拉PMOS晶体管P1至P3；辅助下拉控制单元，其用于响应于输出数据IN及第一至第三下拉驱动选择信号S1b至S3b而产生辅助下拉控制信号，以选择性地接通第一至第三辅助下拉NMOS晶体管N1至N3；及多个延迟器，其用于将辅助上拉及下拉控制信号延迟预定时间且用于将经延迟的信号输入到第一至第三辅助驱动器单元。
辅助上拉控制单元包括第一“与非”门NAND11，其用于接收输出数据IN的经反转版本及第一上拉驱动选择信号S1；第二“与非”门NAND12，其用于接收输出数据IN的经反转版本及第二上拉驱动选择信号S2；及第三“与非”门NAND13，其用于接收输出数据IN的经反转版本及第三上拉驱动选择信号S3。
辅助下拉控制单元包括第四“或非”门NOR11，其用于接收输出数据的经反转版本及第一下拉驱动选择信号S1b；第五“或非”门NOR12，其用于接收输出数据的经反转版本及第二下拉驱动选择信号S2b；及第六“或非”门NOR13，其用于接收输出数据的经反转版本及第三下拉驱动选择信号S3b。
同时，第一至第三辅助驱动器单元具有不同驱动强度。即，在第一至第三辅助上拉PMOS晶体管P1至P3中，第一辅助上拉PMOS晶体管P1具有最大尺寸，且第三辅助上拉PMOS晶体管P3具有最小尺寸。同样地，在第一至第三辅助下拉NMOS晶体管N1至N3中，第一辅助下拉NMOS晶体管N1具有最大尺寸，且第三辅助下拉NMOS晶体管N3具有最小尺寸。
图10是描述了图4至图9中所示的输出驱动器的操作的框图。
已参考图5详细描述了PVT变化检测单元100的操作。在图10中，在第19延迟单元处发生时钟转换。在这种情况下，在检测信号位0<1:19>中，仅从第18“与”门输出的位0<18>为“1”，而其它位为“0”。
同时，参考图8如上所述，检测信号位0<18>仅输入到选择信号产生单元200中的第三驱动选择信号产生单元230，且因此，通过第三驱动选择信号产生单元230将第三上拉驱动选择信号S3产生为逻辑高电平，且将第三下拉驱动选择信号S3b产生为逻辑低电平。
在这种情况下，将第一及第二上拉驱动选择信号S1及S2被撤销(inactivated)为逻辑低电平，且将第一及第二下拉驱动选择信号S1b及S2b被撤销为逻辑高电平。
因此，第一辅助驱动器单元(P1，N1)与缺省驱动器单元(P0，N0)一起操作，以驱动输出端子。即，若输出数据IN为逻辑低电平，则接通第一辅助上拉PMOS晶体管P1，以与缺省上拉PMOS晶体管P0一起驱动输出端子。在这种情况下，缺省上拉PMOS晶体管P0首先操作，且随后第一辅助上拉PMOS晶体管P1在延迟的延迟量之后操作，以与缺省上拉PMOS晶体管P0一起驱动输出端子。其两个反转器同时接通，功率噪声增大；然而，延迟防止功率噪声增大。
尽管已作为示例来说明当启动第三上拉驱动选择信号S3及第三下拉驱动选择信号S3b时，缺省驱动器及第一辅助驱动器单元一起驱动输出驱动器，但根据所检测的PVT变化，可选择另一辅助驱动器单元或可以仅操作缺省驱动器单元而没有辅助驱动器单元。当启动检测信号位0<1:4>的一个位时，仅操作缺省驱动器单元。
同时，上述操作是开始于参考时钟clk_ref的下降边缘且直至参考时钟clk_ref的下一上升边缘完成。即，因为采用开环结构，所以可满足所谓的按需求时钟(clock-on-demand)，即，可在一个时钟循环内检测PVT变化且可产生驱动选择信号。
根据基于传统的PLL或DLL的输出驱动器，由于充电/放电的模拟方法，故锁定时间相对较长，且因此无法实施按需求时钟。另外，因为包括模拟块，所以芯片尺寸及功率消耗增大。
另一方面，根据本发明的优选实施例，因为PVT变化检测单元100及驱动选择信号产生单元200的所有电路都用CMOS数字逻辑予以建构，所以输出驱动器可用较小尺寸来体现，功率消耗可减小，且输出驱动器可相对易于设计。
另外，可根据输入信号的启动电平或输出信号的启动电平而改变上述逻辑以及MOS晶体管的类型和位置。另外，尽管延迟单元的数量为20，但延迟单元的数量可变化为另一数量。
因此，因为对于输出驱动器的控制而言，单个时钟循环已足够，所以通过电源切断可减小功率消耗。另外，与传统的输出驱动器相比较，输出驱动器可用较小尺寸来体现。
本申请含有与分别在2005年9月28日及2005年12月29日在韩国专利局申请的韩国专利申请第2005-90853号及第2005-133986号相关的主题，其全部内容通过引用结合于此。
虽然已关于特定实施例描述了本发明，但本领域技术人员将了解，在不偏离如下的权利要求书所限定的本发明的精神及范畴的条件下可做出各种变化及修改。
权利要求
1.一种在半导体装置中使用的转换率控制输出驱动器，其包含过程、电压及温度(PVT)变化检测单元，其具有用于接收参考时钟的延迟线，以检测根据PVT变化而确定的该延迟线的延迟量变化；选择信号产生单元，其用于产生与由所述PVT变化检测单元而产生的检测信号对应的驱动选择信号；及输出驱动单元，其具有受控于输出数据及所述驱动选择信号的多个驱动器单元，其用于用与所述PVT变化对应的驱动强度来驱动输出端子。
2.如权利要求1所述的转换率控制输出驱动器，其中所述PVT变化检测单元包括所述延迟线，其用于接收所述参考时钟，以产生具有恒定相位差的多相时钟信号；数字化装置，其用于数字化所述多相时钟信号的电平；及切换检测单元，其用于检测数字化装置的输出的切换点。
3.如权利要求2所述的转换率控制输出驱动器，其中所述延迟线包括用于接收所述参考时钟的串联连接的多个延迟器单元。
4.如权利要求3所述的转换率控制输出驱动器，其中所述延迟单元的每一个包括串联连接的两个静态换流器电路。
5.如权利要求2所述的转换率控制输出驱动器，其中所述数字化装置包括多个第一反转器，其用于接收从包括在所述延迟线中的所述延迟单元输出的所述多相时钟信号；及多位寄存器，其用于响应于所述参考时钟而锁存所述第一反转器的输出。
6.如权利要求5所述的转换率控制输出驱动器，其中所述多位寄存器包括多个D型触发器，其每一个D型触发器接收所述第一反转器的输出作为数据输入，并接收所述参考时钟的经延迟版本作为时钟输入。
7.如权利要求5所述的转换率控制输出驱动器，其中所述切换检测单元包括逻辑单元，其用于对所述多位寄存器的每一输出位及所述每一输出位的下一位执行“异或”逻辑运算。
8.如权利要求7所述的转换率控制输出驱动器，其中所述切换检测单元包括多个第二反转器，其用于将所述多位寄存器的每一输出位反转；及多个“与”门，其每一个“与”门用于从所述第二反转器接收所述每一输出位的经反转版本以及所述每一输出位的下一位，以产生所述检测信号。
9.如权利要求1所述的转换率控制输出驱动器，其中所述选择信号号产生单元包括第一至第三驱动选择信号产生单元，其用于响应于所述检测信号的部分位，而分别产生第一至第三上拉及下拉驱动选择信号。
10.如权利要求9所述的转换率控制输出驱动器，其中所述第一驱动选择信号产生单元包括“或非”门，其用于接收所述检测信号的部分位；第一传输门，其用于响应于所述“或非”门的输出信号及所述“或非”门的经反转的输出信号，而选择性地输出接地电压的经反转版本作为所述第一上拉驱动选择信号；第二传输门，其用于响应于所述“或非”门的所述输出信号及所述经反转的输出，而选择性地输出所述接地电压作为所述第一下拉驱动选择信号；第三传输门，其用于响应于所述“或非”门的所述输出信号及所述经反转的输出信号，而选择性地输出电源电压的经反转版本作为所述第一上拉驱动选择信号；及第四传输门，其用于响应于所述“或非”门的所述输出信号及所述经反转的输出信号，而选择性地输出所述电源电压作为所述第一下拉驱动选择信号。
11.如权利要求9所述的转换率控制输出驱动器，其中所述输出驱动单元包括缺省驱动器单元，其具有上拉PMOS晶体管及下拉NMOS晶体管，所述晶体管的栅极接收所述输出数据；多个辅助驱动器单元，其每一个辅助驱动器单元具有辅助上拉PMOS晶体管及辅助下拉NMOS晶体管，其中每一辅助上拉PMOS晶体管及每一辅助下拉NMOS晶体管具有不同尺寸；辅助上拉控制单元，其用于响应于所述输出数据及所述第一至第三上拉驱动选择信号而产生辅助上拉控制信号，以选择性地接通所述辅助上拉PMOS晶体管；辅助下拉控制单元，其用于响应于所述输出数据及所述第一至第三下拉驱动选择信号而产生辅助下拉控制信号，以选择性地接通该辅助下拉NMOS晶体管；及多个延迟器，其用于将所述辅助上拉及下拉控制信号延迟预定时间，且用于将所述经延迟的信号输入到所述辅助驱动器单元的每一个。
12.如权利要求11所述的转换率控制输出驱动器，其中所述辅助上拉控制单元包括第一“与非”门，其用于接收所述输出数据的经反转版本及所述第一上拉驱动选择信号；第二“与非”门，其用于接收所述输出数据的经反转版本及所述第二上拉驱动选择信号；及第三“与非”门，其用于接收所述输出数据的经反转版本及所述第三上拉驱动选择信号。
13.如权利要求12所述的转换率控制输出驱动器，其中该辅助下拉控制单元包括第一“或非”门，其用于接收所述输出数据的经反转版本及所述第一下拉驱动选择信号；第二“或非”门，其用于接收所述输出数据的经反转版本及所述第二下拉驱动选择信号；及第三“或非”门，其用于接收所述输出数据的经反转版本及所述第三下拉驱动选择信号。
14.一种用于驱动半导体装置的输出的方法，其包含以下步骤a)检测根据过程、电压及温度(PVT)变化的延迟线的延迟量变化，该延迟线接收参考时钟；b)产生与步骤a)的检测结果对应的驱动选择信号；及c)由输出数据及所述驱动选择信号而控制多个驱动器单元，以此用与所述PVT变化对应的驱动强度来驱动输出端子，其中所述驱动器单元具有不同驱动强度。
15.如权利要求14所述的方法，其中步骤a)包括以下步骤d)通过在所述延迟线处将所述参考时钟延迟预定时间，来产生具有恒定相位差的多相时钟信号；e)数字化所述多相时钟信号的电平；及f)检测所述经数字化的信号的已变化的切换点。
全文摘要
本发明公开了一种在半导体装置中使用的转换率控制输出驱动器，其包括过程、电压及温度(PVT)变化检测单元，其具有用于接收参考时钟的延迟线，以检测根据PVT变化而确定的该延迟线的延迟量变化；选择信号产生单元，其用于产生与由所述PVT变化检测单元而产生的检测信号对应的驱动选择信号；及输出驱动单元，其具有受控于输出数据及所述驱动选择信号的多个驱动器单元，其用于用与所述PVT变化对应的驱动强度来驱动输出端子。
文档编号H03F3/26GK1941630SQ20061015939
公开日2007年4月4日 申请日期2006年9月28日 优先权日2005年9月28日
发明者申东石, 郑仁和, 金珍汉, 金喆友, 李炯东 申请人:海力士半导体有限公司