半导体集成电路的制作方法

专利名称：半导体集成电路的制作方法
技术领域：
本发明涉及具有多个可以相互替换功能的模块的半导体集成电路，尤其涉及因模块故障而导致产量降低的集成电路。
背景技术：
近来，半导体集成电路的工艺尺寸越来越小而电路的尺寸越来越大。因产品故障而引起的产量降低因此变得严重。因此，提出了一种技术，就是预先为整个电路的各部件提供冗余电路并且用冗余电路替换故障部件，从而防止整个半导体芯片因故障而被废弃。
例如，在日本专利No.3491579中所描述的现场可编程门阵列(FPGA)的逻辑电路的数据生成方法中，防止故障的必要性通过故障信息和逻辑信息进行判断，需要的话，改变逻辑信息从而以备用部件的功能来替换故障部件的功能。
此外，在日本专利No.3192220中所描述的半导体器件中，通过存储器图寻址在多个电路模块之间传送数据。为每个电路模块指定ID码，对ID码进行处理，从而控制数据的传送目的地并进而以冗余电路模块替换故障电路模块。

发明内容
然而，上述相关技术存在下列缺陷。
在日本专利No.3491579中所描述的FPGA中，当基本单元，即逻辑电路结构的基本单元发生故障时，就改变互连线路从而旁路该基本单元。根据故障的出现情况存在各种可能的防止故障的旁路连接。难以预知互连线路到哪个互连线路会被改变。为此，难以设定一个清楚的延迟余量，启动期望的延迟条件以满足任何基本单元的故障。考虑延迟特性明显退化的可能性，需要预设一个较大的延迟余量。
在日本专利No.3192220中所描述的半导体器件中，根据故障出现的情况在电路模块之间的数据传送的距离长度可能有很大的变化，所以需要通过假设所有电路模块都是最大极限的相互独立来限定每个模块的操作。因此，在设计阶段需要预设较大的余量，所以难以优化整个系统的性能。
因此本发明中期望提供一种半导体集成电路，其能够修复电路中出现的任何故障从而使整个电路正常运行，同时，能够降低随故障修复出现的信号延迟变化。
根据本发明的第一实施例，提供一种半导体集成电路，包括N(N表示大于2的整数)个根据输入功能设定数据设定功能的模块，具有R(R表示大于1而小于N的整数)个输入/输出部件的电路模块和模块选择部件，其中每个输入/输出部件将至少一个信号输出到一个模块并且接收在该一个模块中生成的至少一个信号，模块选择部件用于根据输入控制信号从N个模块中选择R个模块，将所选择的R个模块与电路模块中R个输入/输出部件一一对应的连接，并且将响应控制信号从至少两个模块中选择的一个模块连接到R个输入/输出部件的每一个。R个输入/输出部件的每一个都具有数据保持部件，用于保持功能设定数据并且将所保持的功能设定数据输入到目的模块。当输入功能设定数据相同时N个模块的功能能够相互替换。
优选地，根据本发明第一实施例的半导体集成电路可以包括控制部件，用于生成控制模块选择部件的信号使得N个模块中的故障模块与R个输入/输出部件断开连接。
根据本发明的第二实施例，提供一种半导体集成电路，包括排列成具有M行(N+1)列(M表示1或大于1的整数，N表示大于1的整数)矩阵的多个模块，每个模块根据输入功能设定数据设定功能，包含排列成具有M行N列矩阵的多个输入/输出部件的电路模块，每个输入/输出部件将至少一个信号输出到一个模块并且接收该一个模块中生成的至少一个信号，以及模块选择部件，用于响应输入控制信号对通过从M行(N+1)列模块中排除一列而得到的M行N列模块进行选择，将所选择的M行N列模块与M行N列输入/输出部件进行一一对应的连接，并且从属于同一行的两个模块中响应控制信号选择的一个模块连接到属于同一行的输入/输出部件的每一个。M行N列输入/输出部件的每一个都具有数据保持部件，用于保持功能设定数据并且将所保持的功能设定数据输入到目的模块。当输入功能设定数据相同时属于同一行模块的功能能够相互替换。
优选地，本发明的第二实施例的半导体集成电路可以包括控制部件，用于生成模块选择部件的控制信号以从M行(N+1)列模块中选择除去故障模块列的M行N列模块。
根据本发明的上述第一和第二实施例，可以设置两个或多个连接到属于同一输入/输出部件的模块使得从这个输入/输出部件的距离差变小。当输入/输出部件与模块之间的距离之差变小时，连接二者的互连长度之差变小，从而在模块与输入/输出部件之间的连接随故障修复等转换时出现的信号延迟变化变小。
此外，即使当连接到一个输入/输出部件的模块随故障修复等转换时，连接到该一个输入/输出部件的模块的功能总是通过保持在位于该一个输入/输出部件中的数据保持部件中的功能设定数据而设置为恒定功能。
数据保持部件可以包括用于将功能设定数据的位数据传送到目的模块的多个第一互连，用于传送多个位数据的多个第二互连，以及用于将多个第二互连中的任一个连接到多个第一互连中的任一个的多个通路。
这种情况下，第一互连可以形成在第一互连层中，第二互连可以形成在与第一互连层成直角相交的第二互连层中。通道将第一互连和第二互连进行连接。
此外，数据保持部件可以包括能够将存储的数据至少重写一次的存储元件。
此外，每个模块可以包括选择电路，其用于根据来自输入/输出部件的至少部分信号输入选择功能设定数据的多个位数据中的一个，并且输出所选择的位数据或者其逻辑反相数据到输入/输出部件。
模块选择部件可以响应控制信号选择第k行(k表示从1到M的整数)的第i(i表示从1到N的整数)列模块或者第(i+1)列模块中的一个，并且将所选模块连接到第k行第i列的输入/输出部件。
此外，每一行的N个输入/输出部件可以等间距排列，第k行第i列模块以及第k行第(i+1)列模块的位置可以这样排列，使得从第k行第i列的输入/输出部件到彼此之间的距离都相等。
更优选地，半导体集成电路具有(N+1)个电源开关电路，每个电路都插入到每一列的N个模块的公共电源线上并且响应控制信号切断没有连接到输入/输出部件的列上的模块的电源。
由于这个原因，没有连接到输入/输出部件的模块中不再无用地消耗电力。此外，如果切断故障模块的电源，则输出提高。
此外，与模块的M行(N+1)列相比，电路模块和模块选择部件可以在同一互连层的互连之间具有较宽的间距，并且可以增加用于将不同互连层的互连彼此相连的通路数量。
由此，会降低电路模块和模块选择部件中出现故障的可能性，并且可以提高输出。
此外，与电路模块和模块选择部件相比，M行(N+1)列模块中每单位面积上的电路元件密度更高。因此，电路面积会变小。
半导体集成电路可以包括存储部件，用于存储与M行N列输入/输出部件断开连接的一列信号选定模块。这种情况下，控制部件可以根据存储在存储部件中的信号来生成控制信号。
此外，半导体集成电路可以包括信号输入部件，用于接收与上述M行N列输入/输出部件断开连接的一列信号选定模块作为输入。这种情况下，控制部件可以根据检测时输入到信号输入部件中的信号来生成控制信号。
此外，控制部件可以根据检测时输入到信号输入部件的信号来生成控制信号，并且响应检测结果存储选定断开连接的一组模块的信号。
模块选择部件可以响应控制信号将与所有输入/输出部件断开连接的模块的信号输入端连接到具有预定电位的互连。由此，没有连接到任何输入/输出部件的模块的信号输入端的电位会变得稳定。
归纳本发明的效果，根据本发明，连接到同一输入/输出部件的多个模块可以这样设置，使得从该输入/输出部件的距离之差变小，从而，在输入/输出部件与模块之间的连接随故障修复等转换时出现的信号延迟变化变小。
此外，通过保持在设置在输入/输出部件中的数据保持部件的功能设定数据来设定模块功能，因此即使当保持在数据存储部件中的功能设定数据是在生产时给定的，也可以在生产之后来修复通过检测发现的模块故障。


本发明的这些和其它目的和特征将从结合附图的优选实施例的下列描述中变得更加清楚。
图1是示出半导体集成电路的结构实例的框图；图2是示出输入/输出部件和模块的结构实例的框图；图3是示出修复图1所示的半导体集成电路中的故障的实例的框图；图4是用于解释功能设定数据的输入方向随故障修复的变化情况的第一框图；图5是用于解释功能设定数据的输入方向随故障修复的变化情况的第二框图；图6是示出另一半导体集成电路的结构实例的框图；图7是示出图6所示的半导体集成电路中模块的结构实例的框图；图8是示出图6所示的半导体集成电路中数据保持部件的结构实例的框图；图9是示出开关元件的第一结构实例的框图，该开关元件用于导通/断开从输入/输出部件传送到模块的信号；图10是示出开关元件的第一结构实例的框图，该开关元件用于导通/断开从模块传送到输入/输出部件的信号；图11是示出开关元件的第二结构实例的框图，该开关元件用于导通/断开从输入/输出部件传送到模块的信号；图12是示出开关元件的第二结构实例的框图，该开关元件用于导通/断开从模块传送到输入/输出部件的信号；图13是示出开关元件的第三结构实例的框图，该开关元件用于导通/断开从输入/输出部件传送到模块的信号；图14是示出开关元件的第三结构实例的框图，该开关元件用于导通/断开从模块传送到输入/输出部件的信号；图15A和15B是示出图9和图10所示的第一结构实例的开关元件的结构实例的平面图；
图16A和16B是示出图11和图12所示的第二结构实例的开关元件的结构实例的平面图；图17是示出控制部件的结构实例的框图；图18A和18B是示出电源开关电路的结构实例的框图；图19示出了图6所示的半导体集成电路的故障连接状态；图20是示出图6所示的半导体集成电路中故障修复的实例的框图；图21是示出与模块检测相关的电路实例的框图；图22是示出图21所示的电路进行检测处理实例的流程图；图23是示出模块选择部件的结构实例的框图，该模块选择部件具有开关电路中用于将信号输入端连接到预定电位的互连。
具体实施例方式
第一实施方式图1是示出半导体集成电路的结构实例的框图。例如，如图1所示，根据本实施例的半导体集成电路具有模块M11到M19，M21到M29，M31到M39，M41到M49，通用电路模块100和模块选择部件50。
模块M11到M19，M21到M29，M31到M39，M41到M49是本发明模块的具体实施方式
。通用电路模块100是本发明电路模块的具体实施方式
。模块选择部件50是本发明模块选择部件的具体实施方式
。
模块M11到M19，M21到M29，M31到M39，M41到M49排列成由四行九列构成的矩阵。这里，“k”是从1到4的整数，“n”是从1到9的整数，模块Mkn属于第k行第n列。
模块Mkn是根据输入功能设定数据设定其功能的电路，即，是可编程电路。模块Mkn可以具有任意电路结构和功能，并且可以包括例如具有如数字信号处理器(DSP)的计算和处理功能的电路，以及执行简单逻辑计算的电路。作为后一种电路，可以采用例如选择器SEL(图2)，用于根据至少部分来自输入/输出部件(后面提到的)的信号输入选择功能设定数据的多个位数据之一，并且将所选位数据或者其逻辑反相数据输出到输入/输出部件。
此外，模块Mkn不限于数字电路，可以是能够根据功能设定数据设定功能的模拟电路。
当输入功能设定数据相同时，属于同一行的模块可以相互替换功能。即，当相同的功能设定数据被输入到属于第k行的模块Mk1到Mk9时，这些模块的功能等效。
属于同一行的所有模块Mk1到Mk9可以具有相同的电路结构，或者可以包括其部分不同的电路结构的模块，只要当输入相同的功能设定数据时它们可以相互替换功能即可。
通用电路模块100具有输入/输出部件P11到P18，P21到P28，P31到P38，P41到P48，用于传送关于上述模块M11到M19，M21到M29，M31到M39，M41到M49的信号，并且与这些模块共同执行预定处理。通用电路模块100可以具有任意电路结构和功能并且可以只通过例如互连来配置。
输入/输出部件P11到P18，P21到P28，P31到P38，P41到P48排列成由四行八列构成的矩阵。这里，“I”是从1到8的整数，输入/输出部件Pki属于第k行第i列。
每个输入/输出部件P11到P18，P21到P28，P31到P38，P41到P48都输出至少一个信号到一个模块，并且接收在这一个模块中生成的至少一个信号作为输入。在图1中，符号“I/O”表示输入/输出部件和在后面提到的功能设定数据以外的模块之间传送的信号。
注意，属于同一行的所有输入/输出部件Pk1到Pk8可以输入/输出相同组合的信号，或者可以包括用于接收作为不同组合的输入/输出信号的不同类型的输入/输出部件。例如，当模块Mkn具有三个输入/输出端时，从所有这三个输出端接收信号作为输入的输入/输出部件，接收只来自一个输出端的信号作为输入的输入/输出部件等等，可以混入输入/输出部件Pk1到Pk8中。
此外，输入/输出部件Pki具有用于保持上述功能设定数据的数据保持部件PD。当输入/输出部件Pki通过后面提到的模块选择部件50连接到一个模块时，设置在这个输入/输出部件Pki中的数据保持部件PD将保持的功能设定数据输入到目的模块。
数据保持部件PD至少可以保持数据并且可以具有任意结构。
例如，数据保持部件PD可以是通过使用像通路这样的互连并且生成固定数据而配置的电路。这种情况下，数据保持部件PD可以通过利用多个互连LA(第一互连)，多个互连LB(第二互连)和多个互连LC(第三互连)来配置。互连LA是用于将功能设定数据的位数据传送到目的模块的互连。互连LB是用于传送预定的位数据的互连。例如，它们包括例如电源线和接地线的用于传送恒定值(“1”，“0”)的位数据的互连，以及用于通过包含在通用电路模块100中的电路传送设定为任意值的位数据的互连。互连LC是用于将多个互连LB中的任一个连接到多个互连LA的每一个的互连。
例如，第一互连LA形成在某一的金属互连层ML1中，而第二互连LB形成在位于该金属互连层ML1之上的金属互连层ML2中。这种情况下，第三互连LC包括贯穿这两个金属互连层(ML1，ML2)的通路。
当数据保持部件PD通过利用这种方式的互连而配置时，在半导体集成电路形成之后，保持在数据保持部件PD中的功能设定数据就不能被改变。
另一方面，数据保持部件PD可以通过利用各种类型的存储元件配置，使得能够将存储数据至少重写一次，如静态随机存取存储器(SRAM)，只读存储器(ROM)，触发器和非易失存储器。当对于数据保持部件PD采用存储元件时，即使在制造半导体集成电路之后也能够重写保持在数据存储部件PD中的功能设定数据。
图2是示出输入/输出部件和模块的结构实例的框图。设置在输入/输出部件Pki中的数据保持部件PD保持例如4位的功能设定数据(FD0，…，FD3)，并且将该功能设定数据输入到通过后面提到的模块选择部件50连接的模块Mki。此外，输入/输出部件Pki通过模块选择部件50输出2位信号(IN0，IN1)到模块Mki，并且通过模块选择部件50接收来自模块Mki的1位(OUT)信号作为输入。模块Mki具有例如选择器SEL，响应信号IN0和IN1从数据保持部件PD输入的位数据(FD0，…，FD3)中选择一位数据，并且将其作为信号OUT输出到输入/输出部件Pki。
在图2的实例中，数据保持部件PD和选择器SEL构成为两输入和一输出的查找表。在根据本实施方式的半导体集成电路中，例如图2所示，构成查找表的组成部分的数据保持部件和选择器是分开的，就是说，数据保持部件设置在输入/输出部件内部，选择器设置在模块内部。
模块选择部件50响应从未示出的控制部件提供的控制信号对从上述四行九列模块中排除一行而得到的四行八列模块进行选择，并且将四行八列模块和四行八列的上述输入/输出部件一一对应进行连接。这种情况下，模块选择部件50响应控制信号将从属于同一行的两个模块之间选择的一个模块连接到属于相同行的输入/输出部件的每一个。即，模块选择部件50选择属于第k行的模块Mki和模块Mk(i+1)中的一个，并且将其连接到第k行的输入/输出部件Pki。
模块选择部件50响应未示出的控制部件提供的控制信号，对例如除去包括故障模块(当没有故障模块时为冗余提供的特定列)的列而得到的四行八列模块进行选择。
当没有故障模块时，例如图1所示，模块Mki和输入/输出部件Pki一一对应地连接，第九列的所有模块M19到M49与所有输入/输出部件断开连接。在下而的描述中，当以这种方式没有故障模块时，在正常状态与输入/输出部件断开连接的模块列有时被称为“冗余列”。
图3是示出图1所示的半导体集成电路中修复故障的实例的框图，并且示出了当模块M22故障时输入/输出部件和模块之间的连接状态。当模块M22故障时，未示出的控制部件断开包括模块M22的第二列模块M12到M42与第二列输入/输出部件P12到P42的连接。第二列输入/输出部件P12到P42连接到代替第二列模块M12到M42的第三列模块M13到M43，并且第三列输入/输出部件P21到P22连接到代替第三列模块M13到M43的第四列模块M14到M44。这样，通过相继转换每个输入/输出部件的目的模块到冗余列(第九列)方向，四行八列的输入/输出部件与除去第二列的四行八列模块一一对应连接，并且修复模块M22的故障。
图4和图5是示出功能设定数据的输入方向随故障修复的变化情况的框图。下侧框图示出了图1所示的半导体集成电路的截面图。当没有故障模块时(图4)，每个输入/输出部件的数据保持部件PD将功能设定数据输入到位于图左侧的模块选择器SEL。另一方面，当存在故障模块时(图5)，位于包括该故障模块列右侧的每个输入/输出部件的数据保持部件PD将功能设定数据输入到位于图右侧的模块选择器SEL。由此，与故障修复之前相比，包括故障模块列右侧存在的每个模块的功能整个移位到右侧。
如上面的解释，根据图1所示的半导体集成电路，对从四行九列模块中除去一列而得到的四行八列模块进行选择，四行八列的这些所选模块与四行八列的输入/输出部件一一对应连接。此外，从同一行的两个模块之间选择的一个模块被连接到同一行的每个输入/输出部件。由此，能够设置连接到同一输入/输出部件Pki的两个模块(Mki，Mk(i+1))，使得与输入/输出部件Pki的距离差变小。例如，如图1所示，通过将每行的八个输入/输出部件(Pk1到Pk8)设置为等间距，可以设置两个模块(Mki，Mk(i+1))使得与输入/输出部件Pki的距离变为彼此相等。通过使输入/输出部件与模块之间的距离差变小，连接到二者的互连长度差可以变小。因此，转换模块与输入/输出部件之间的连接时随故障修复出现的信号延迟变化可以变小。
此外，根据模块Mki，Mk(i+1)与输入/输出部件Pki之间的位置关系可以准确预测因故障修复而引起的信号延迟的变化程度，从而，例如与如前面提到的日本专利No.3491579的难以准确预测的情况相比，可以将延迟余量估计得很小。由此，可以实现高速运行的电路。
此外，根据图1所示的半导体集成电路，能够通过选择两个模块中的一个并且将这个模块连接到一个输入/输出部件这样的简单电路结构来修复故障，从而能够将电路增加和产生的过量功耗抑制到最小极限。对于用于转换连接的开关电路和控制部件以及对于保持故障信息的存储部件来说，可以采用能够根据常规通用方法来设计和生产的电路，从而能够使因提供故障修复而引起的成本增加保持在很小。
此外，根据图1所示的半导体集成电路，用于保持功能设定数据的数据保持部件PD设置在每个输入/输出部件中，保持在这个数据保持部件PD中的功能设定数据通过模块选择部件被输入到每个模块。每个模块的功能根据输入功能设定数据来设定。由此，即使当连接到一个输入/输出部件的模块因修复故障而转换时，连接到这一个输入/输出部件的模块能够根据保持在数据保持部件PD中的功能设定数据而被设定为恒定功能。
当输入/输出部件与模块之间的连接随故障修复而转换时，必须根据目的输入/输出部件改变每个模块的功能。为此，如果数据保持部件PD设置在模块内部，则当修复故障时，数据保持部件PD中的功能设定数据必须根据目的输入/输出部件重写。为了完成此功能，例如，可以考虑的一种方法是通过可重写存储元件构成数据保持部件PD，一种方法是通过在检测模块的故障之后用电子束系统来固定数据保持部件PD的互连。然而，对于通过利用可重写存储元件构成数据保持部件PD的方法来说，缺陷在于电路结构比通过通路等固定互连的方法复杂，并且会导致电路面积增加和故障率上升。此外，对于通过电子束系统等来固定数据保持部件PD的互连的方法来说，缺陷在于不能够再利用常规的通用生产线并且生产效率降低。与此相反，根据图1所示的半导体集成电路，即使当输入/输出部件与模块之间的连接转换时，也不需要改变保持在数据保持部件PD中的功能设定数据，从而数据保持部件PD可以通过固定的互连而构成。因此，能够避免在利用可重写存储元件的方法和通过利用电子束系统等来固定互连的方法中的上述缺陷。
此外，根本不需要在通用电路模块100上增加电路来进行故障修复，因此可以利用常规电路，并且能够减小因提供故障修复而引起的设计工作量。
此外，通过规则排列模块的结构，能够容易地使互连的间距，元件的特性等等最优化，因此与随意排列模块的结构相比，能够抑制电路面积的增加以及电路特性的变化。
另外，根据图1所示的半导体集成电路，输入/输出部件与模块之间的连接状态可以每一列一起控制，从而与输入/输出部件的连接状态每个模块单独控制的情况相比能够大大减少控制信号的数量，因此能够简化控制部件的电路结构。
此外，当检测故障时，对于每一列来说可以检测任一故障的出现，从而与依次检测模块的情况相比可以缩短检测时间。
此外，当利用像保险丝这样的存储元件将故障模块的信息写入到半导体集成电路的内部时，对于每一列来说可以写入任一故障出现的信息，从而信息量变小并且能够缩短写处理所需的时间。
注意，在根据本实施方式的半导体集成电路中，当存在故障模块时，同一列的所有模块都因此与输入/输出部件断开连接，从而正常模块也变为无效。为此，当故障出现的可能性很高时，变为无效的模块的数量就增加。然而，与对单个模块的连接状态进行控制的方法相比，在故障出现的可能性不高的情况下或者在提供大量具有较小尺寸的模块的情况下，可以减小实现相同输出所需的电路面积。
此外，在图1所示的半导体集成电路中，同一行的输入/输出部件(Pk1到Pk8)排列成一直线。但是它们可以排列成曲线或折线或者可以排列成之字状态。在任一线上，只要输入/输出部件Pk1到Pk8等间距设置，就可以排列两个模块(Mki，Mk(i+1))使得自输入/输出部件Pki的距离彼此相等。
第二实施方式接下来，将对第二实施方式进行描述。
在根据第一实施方式的半导体集成电路中，故障能够被修复的部件(四行九列模块)和故障不能够被修复的部件(通用电路模块100)是分开的。当故障不能够被修复的部件中出现故障时整个电路必须被废弃，因此期望这个部件的故障率尽可能低。因此，在根据第二实施方式的半导体集成电路中，采用例如“制造设计”(DFM)或其它技术使故障不能够被修复的部件(通用电路模块100)比故障能够被修复的部件(四行九列模块)更能够抗故障。
例如，在通用电路模块100中，互连模式这样形成使得同一互连层的互连之间的间距比四行九列模块之间要宽。由此，能够降低因互连彼此间的短路而引起故障出现的可能性。
此外，在通用电路模块100中，与四行九列模块相比，用于相互连接不同互连层的互连的通路的数量增加。例如，通常通过一个通路连接的互连的连接的对策是通过采用两个通路。由此，能够降低因缺少通路而引起故障出现的可能性。
相反，在四行九列模块中，每单位面积上电路元件的密度可以比通用电路模块100要高。电路元件的密度越高，故障出现的可能性越高，但是在四行九列模块中，可以预测故障修复的效果，因此只要在适当的范围内，即使当故障变得较容易出现也对输出没有大的影响。因此，通过增加四行九列模块中电路元件的密度，能够实现整个电路的面积减小和高性能，而对输出没有大的影响。
注意，模块选择部件50可以包含在上述故障能够被修复的部件中并且可以包含在故障不能够被修复的部件中。
当模块选择部件50包含在故障不能够被修复的部件中时，模块选择部件50采取与通用电路模块100相同的对策。即，形成互连模式的对策，使得与四行九列模块相比同一互连层的互连的间距较宽，与四行九列模块相比采用通过利用大量通路来连接互连的对策等等。由此，能够抑制因模块选择部件50的故障而引起的输出降低。
另一方面，当模块选择部件50包含在故障不能被修复的部件中时，与采取上述对策的情况相比故障出现的可能性变高。关于开关电路的故障影响整个电路的情况，可以是例如这种情况，用于接收输入到通用电路模块100的信号作为输入的设置在线路中像开关这样的电路短路且故障并且恒定电压信号持续从这个故障电路输入到通用电路模块100。如果这样的故障不是经常发生，那么通过在故障不能够被修复的部件中包括模块选择部件50，能够减小互连之间的间距和通路的数量，从而能够减小电路的面积。
第三实施方式接下来，将对第三实施方式进行描述。
图6是示出根据第三实施方式的半导体集成电路的结构实例的框图。图1和图6的相同符号表示相同的部件。图6所示的半导体集成电路具有四行九列模块(M11到M19，M21到M29，M31到M39，M41到M49)，设置在通用电路模块100中的四行八列输入/输出部件(P11到P18，P21到P28，P31到P38，P41到P48)，包含在模块选择部件50中的开关电路SWA11到SWA18，SWA21到SWA28，SWA31到SWA38，SWA41到SWA48，SWB11到SWB18，SWB21到SWB28，SWB31到SWB38，SWB41到SWB48，电源开关电路PS1到PS9，控制部件1，信号输入部件2，以及存储部件3。
开关电路组SWA11到SWA18，SWA21到SWA28，SWA31到SWA38，SWA41到SWA48是本发明第一开关组的具体实施方式
。开关电路组SWB11到SWB18，SWB21到SWB28，SWB31到SWB38，SWB41到SWB48是本发明的第二开关组的具体实施方式
。电源开关电路PS1到PS9是本发明的电源开关电路的具体实施方式
。控制部件1是本发明的控制部件的具体实施方式
。信号输入部件2是本发明的信号输入部件的具体实施方式
。存储部件3是本发明的存储部件的具体实施方式
。
在本发明的半导体集成电路中，模块Mkn(k＝1，…，4，n＝1，…，9)是可编程逻辑电路，每个都具有两个输入(IN1和IN2)和一个输出(OUT)。
图7是示出模块Mkn的结构实例的框图。图7所示的模块Mkn具有n沟道MOS晶体管Qn1到Qn8和Qn10到Qn14，p沟道MOS晶体管Qp1，以及反相器电路INV1，INV2，INV4和INV5。
在图7所示的模块Mkn中，晶体管Qn1到Qn6和Qp1以及反相器电路INV1，INV2，INV3，INV4和INV5构成4选1(4-to-1)选择器SEL。这个选择器SEL根据输入到输入节点A和B的信号选择节点N1到N4之一并且将输入到被选节点的1位数据(1位功能设定数据的数据)输出到输出节点Y。
晶体管Qn1的源极连接到节点N1，其漏极通过晶体管Qn5连接到反相器电路INV4的输入。晶体管Qn2的源极连接到节点N2，其漏极通过晶体管Qn5连接到反相器电路INV4的输入。晶体管Qn3的源极连接到节点N3，其漏极通过晶体管Qn6连接到反相器电路INV4的输入。晶体管Qn4的源极连接到节点N4，其漏极通过晶体管Qn6连接到反相器电路INV4的输入。反相器INV4的输出通过反相器电路INV5连接到输出节点Y。
晶体管Qn1和Qn3的栅极连接到输入节点B。晶体管Qn2和Qn4的栅极连接到反相器电路INV2的输出用于将输入节点B的逻辑信号反相。晶体管Qn5的栅极连接到输入节点A。晶体管Qn6的栅极连接到反相器电路INV1的输出用于将输入节点A的逻辑信号反相。
当反相器电路INV4的输出为低电平时晶体管Qp1停止反相器电路INV4的输入。晶体管Qp1的源极连接到电源线VCC，其漏极连接到反相器电路INV4的输入，其栅极连接到反相器电路INV4的输出。
此外，在图7所示的模块Mkn中，晶体管Qn7，Qn8，以及Qn10到Qn13构成这样的电路，该电路接收在检测模块的工作模式(下文中，称“测试模式”)下输入到上述选择器SEL的测试信号作为输入。
晶体管Qn7的漏极连接到测试信号的输入节点Ta，其源极连接到输入节点A。晶体管Qn8的漏极连接到测试信号的输入节点Tb，其源极连接到输入节点B。晶体管Qn7和Qn8的栅极共同连接到在测试模式下设置为高电平的节点Tmod。
晶体管Qn10的漏极连接到节点N1。晶体管Qn11的漏极连接到节点N2。晶体管Qn12的漏极连接到节点N3。晶体管Qn13的漏极连接到节点N4。晶体管Qn10到Qn13的源极共同连接到反相器电路INV2的输出，它们的栅极共同连接到节点Tmod。
晶体管Qn14在测试模式下将表示上述选择器SEL的测试结果的信号输出到校验输出线SL。晶体管Qn14的漏极连接到输出节点Y，其源极连接到校验输出线SL，其栅极连接到列选择线CL。当列选择线CL通过后面提到的列选择电路10设置为高电平时，晶体管Qn14变为ON状态并且从输出节点Y输出的选择器SEL的输出信号通过晶体管Qn14被输出到校验输出线SL。
当节点A和B用作输入且节点Y用作输出时，图7所示的模块Mkn的逻辑功能根据输入到输入节点N1到N4的功能设定数据来确定。
例如，当位数据“0”，“1”，“1”和“1”(“0”表示低电平，“1”表示高电平)被输入到节点N1，N2，N3和N4时，得到利用节点A和B作为输入并上且利用节点Y作为输出的二输入NAND电路。即，当节点A为低电平时，晶体管Qn6导通，同时，晶体管Qn3或Qn4之一导通。为此，反相器电路INV4的输入通过晶体管Qn3和Qn6或者晶体管Qn4和Qn6被驱动为高电平，节点Y变为高电平。当节点B为低电平时，晶体管Qn2和Qn4导通，同时，晶体管Qn5或Qn6导通。为此，反相器电路INV4的输入通过晶体管Qn2和Qn5或者晶体管Qn4和Qn6被驱动为高电平，节点Y变为高电平。当两个节点A和B都为高电平时，晶体管Qn1和Qn5导通，晶体管Qn6截止，从而反相器电路INV4的输入通过晶体管Qn1和Qn5被驱动到低电平，节点Y变为低电平。以这种方式，实现了当输入节点A和B任一个为“0”(低电平)时输出节点Y变为“1”(高电平)并且当输入节点A和B都为“1”(高电平)时输出节点Y变为“0”(低电平)的NAND功能。
此外，在节点Tmod处于高电平的测试模式下，所有晶体管Qn7，Qn8和Qn10到Qn13都导通。由此，预定的校验信号从校验用输入节点Ta和Tb被输入到输入节点A和B。此外，根据从节点Tb输入的信号节点N1到N4的输入信号都被设置为高电平或者都设置为低电平。校验选择器SEL的逻辑功能，从而通过将输入到校验用输入节点Ta和Tb的校验信号与从节点Y输出的校验结果信号进行比较而确定是否正常。对模块Mkn的解释到此结束。
根据本实施方式的半导体集成电路中，每个输入/输出部件的数据保持部件PD通过互连和通路构成的电路保持4位功能设定数据。
图8是示出数据保持部件PD的结构实例的框图。图8中的符号“P11”，…，“P41”和“P12”，…，“P42”表示通路的形成位置，该通路用于接收输入到互连L1到L4的预定位数据作为输入。在位置P11到P41，形成用于接收输入到互连L1到L4的具有值“1”的位数据作为输入的通路。当在位置P11到P41形成通路时，互连L1到L4连接到用于传送具有值“1”的位数据的互连，即电源线VCC。在位置P12到P42，形成用于接收输入到互连L1到L4的具有值“0”的位数据作为输入的通路。当在位置P12到P42形成通路时，互连L1到L4连接到用于传送具有值“0”的位数据的互连，即接地线VSS。
根据本实施方式的半导体集成电路中，模块选择部件50具有用于每个输入/输出部件的两个开关电路。
开关电路SWAki连接在第k行第i列输入/输出部件Pki和第k行第i列模块Mki之间，并且当从控制部件1提供的控制信号Sci具有值“1”时导通，而在控制信号Sci具有值“0”时关断。
开关电路SWBki连接在第k行第i列输入/输出部件Pk和第k行第(i+1)列模块Mk(i+1)之间，并且当从控制部件1提供的控制信号Sci具有值“1”时关断，而在控制信号Sci具有值“0”时导通。
开关电路SWAki具有至少一个用于将从输入/输出部件Pki传送到模块Mki的信号Sin导通/断开的电路以及一个用于将从模块Mki传送到输入/输出部件Pki的信号Sout导通/断开的电路。以同样的方式，开关电路SWBki具有至少一个用于将从输入/输出部件Pki传送到模块Mk(i+1)的信号Sin导通/断开的电路以及一个用于将从模块Mk(i+1)传送到输入/输出部件Pki的信号Sout导通/断开的电路。下面将用于导通/断开单个信号的电路称之为“开关元件”。其结构的一些实例将被描述。
图9是示出开关元件结构的第一实例的框图，该开关元件用于导通/断开从输入/输出部件传送到模块的信号。图9所示的开关元件SE1是用于导通/断开从输入/输出部件Pki传送到模块Mki的信号Sin1的电路并且包含在开关电路SWAki中。
开关元件SE1具有用于接收来自输入/输出部件Pki的信号作为输入的输入端Ti和用于将信号输出到模块Mki的输出端To。当控制信号Sci具有值“1”(高电平)时，输入到输入端Ti的信号逻辑反相并且从输出端To输出，而当控制信号Sci具有值“0”(低电平)时，输出端To变为高阻状态。
图9所示的开关元件SE2是用于导通/断开从输入/输出部件Pki传送到模块Mk(i+1)的信号Sin2的电路并且包含在开关电路SWBki中。开关元件SE2具有用于接收来自输入/输出部件Pki的信号作为输入的输入端Ti和用于将信号输出到模块Mk(i+1)的输出端To。当控制信号Sci具有值“0”(低电平)时，输入到输入端Ti的信号逻辑反相并且从输出端To输出，而当控制信号Sci具有值“1”(高电平)时，输出端To变为高阻状态。此外，当输入表示目的模块Mk(i+1)与所有输入/输出部件断开连接的信号时，开关元件SE2将输出端To连接到接地线VSS。
开关元件SE1和SE2都具有四个晶体管(Q1到Q4)。p型MOS晶体管Q1和Q2串联连接在电源线VCC和输出端To之间，n型MOS晶体管Q3和Q4串联连接在输出端To和接地线VSS之间。来自输入/输出部件Pki的信号SMin1输入到p型MOS晶体管Q1和Q2的栅极。
开关元件SE1中，将控制信号Sci逻辑反相得到的控制信号/Sci被输入到p型MOS晶体管Q2的栅极。控制信号Sci被输入到n型MOS晶体管Q3的栅极。另一方面，开关元件SE2中，上述控制信号Sci被输入到p型MOS晶体管Q2的栅极，控制信号/Sci被输入到n型MOS晶体管Q3的栅极。
当控制信号Sci为高电平(值为“1”)时，开关元件SE1中的p型MOS晶体管Q2和n型MOS晶体管Q3导通，从而开关元件SE1作为反相器电路工作。来自输入/输出部件Pki的信号SMin1借助该反相器电路逻辑反相并且被输入到模块Mki中。此外，开关元件SE2中的p型MOS晶体管Q2和n型MOS晶体管Q3导通，输出端To变为高阻状态，模块Mk(i+1)与输入/输出部件Pki断开连接。当控制信号Sci为低电平(值为“0”)时，与上述描述相反，开关元件SE2作为反相器电路工作。来自输入/输出部件Pki的信号SMin1借助该反相器电路逻辑反相并且被输入到模块Mk(i+1)中。此外，开关元件SE1中的输出端To变为高阻状态，并且模块Mki与输入/输出部件Pki断开连接。
图10是示出开关元件结构的第一实例的框图，该开关元件用于导通/断开从模块传送到输入/输出部件的信号。
图10所示的开关元件SE3是用于导通/断开从模块Mki传送到输入/输出部件Pki的信号Sout1的电路并且包含在开关电路SWAki中。开关元件SE3具有用于接收来自模块Mki的信号作为输入的输入端Ti和用于将信号输出到输入/输出部件Pki的输出端To。当控制信号Sci具有值“1”(高电平)时，输入到输入端Ti的信号逻辑反相并且从输出端To输出，而当控制信号Sci具有值“0”(低电平)时，输出端To变为高阻状态。
图10所示的开关元件SE4是用于导通/断开从模块Mk(i+1)传送到输入/输出部件Pki的信号Sout2的电路并且包含在开关电路SWBki中。开关元件SE4具有用于接收来自模块Mk(i+1)的信号作为输入的输入端Ti和用于将信号输出到输入/输出部件Pki的输出端To。当控制信号Sci具有值“0”(低电平)时，输入到输入端Ti的信号逻辑反相并且从输出端To输出，而当控制信号Sci具有值“1”(高电平)时，输出端To变为高阻状态。
开关元件SE3和SE4以与开关元件SE1和SE2同样的方式具有四个晶体管(Q1到Q4)。p型MOS晶体管Q1和Q2串联连接在电源线VCC和输出端To之间，n型MOS晶体管Q3和Q4串联连接在输出端To和接地线VSS之间。
开关元件SE3中，控制信号/Sci被输入到p型MOS晶体管Q2的栅极，控制信号Sci被输入到n型MOS晶体管Q3的栅极，并且来自模块Mki的信号Sout1被输入到p型MOS晶体管Q1和Q4的栅极。另一方面，开关元件SE4中，控制信号Sci被输入到p型MOS晶体管Q2的栅极，控制信号/Sci被输入到n型MOS晶体管Q3的栅极，并且来自模块Mk(i+1)的信号Sout2被输入到p型MOS晶体管Q1和Q4的栅极。
当控制信号Sci为高电平(值为“1”)时，开关元件SE3中的p型MOS晶体管Q2和n型MOS晶体管Q3导通，开关元件SE3作为反相器电路工作。来自模块Mki的信号Sout1借助该反相器电路逻辑反相并且被输入到输入/输出部件Pki中。此外，开关元件SE4中的p型MOS晶体管Q2和n型MOS晶体管Q3关断，输出端To变为高阻状态，模块Mk(i+1)与输入/输出部件Pki断开连接。当控制信号Sci为低电平(值为“0”)时，与上述相反，开关元件SE4作为反相器电路工作。来自模块Mk(i+1)的信号Sout2借助该反相器电路逻辑反相并且被输入到输入/输出部件Pki中。开关元件SE3中，输出端To变为高阻状态，并且模块Mki与输入/输出部件Pki断开连接。
图11是示出开关元件结构的第二实例的框图，该开关元件用于导通/断开从输入/输出部件传送到模块的信号。
以图9所示的开关元件SE1同样的方式，图11所示的开关元件SE1A是用于导通/断开从输入/输出部件Pki传送到模块Mki的信号Sin1的电路并且包含在开关电路SWAki中。开关元件SE1A具有插入在用于将信号从输入/输出部件Pki传送到模块Mki的线路中的传输门电路。该传输门电路由并联连接的p型MOS晶体管Q5和n型MOS晶体管Q6构成。
以与图9所示的开关元件SE2同样的方式，图11所示的开关元件SE2A是用于导通/断开从输入/输出部件Pki传送到模块Mk(i+1)的信号Sin2的电路并且包含在开关电路SWBki中。开关元件SE2A具有插入在用于将信号从输入/输出部件Pki传送到模块Mk(i+1)的线路中的传输门电路。以与开关元件SE1A同样的方式，该传输门电路由并联连接的p型MOS晶体管Q5和n型MOS晶体管Q6构成。
开关元件SE1A中，控制信号/Sci被输入到p型MOS晶体管Q5的栅极，控制信号Sci被输入到n型MOS晶体管Q6的栅极。另一方面，开关元件SE2A中，控制信号Sci被输入到p型MOS晶体管Q5的栅极，控制信号/Sci被输入到n型MOS晶体管Q6的栅极。
当控制信号Sci为高电平(值为“1”)时，开关元件SE1A中的p型MOS晶体管Q5和n型MOS晶体管Q6被驱动而导通，开关元件SE1A变为导通状态。来自输入/输出部件Pki的信号SMin1通过该开关元件SE1A被输入到模块Mki中。此外，开关元件SE2A中的p型MOS晶体管Q5和n型MOS晶体管Q6被驱动而关断，开关元件SE2A变为关断状态，并且模块Mk(i+1)与输入/输出部件Pki断开连接。当控制信号Sci为低电平(值为“0”)时，与上述描述相反，开关元件SE2A变为导通状态。来自输入/输出部件Pki的信号SMin1通过该开关元件SE2A被输入到模块Mk(i+1)中。此外，开关元件SE1A变为关断状态，并且模块Mki与输入/输出部件Pki断开连接。
注意，在图11的实例中，为了增强因传输门电路的阻抗元件而引起的信号延迟，将反相器电路U5和U6插入在开关元件SE1A和SE2A的输入侧(输入/输出部件侧)线路中。
图12是示出开关元件结构的第二实例的框图，该开关元件用于导通/断开从模块传送到输入/输出部件的信号。
以与图10的开关元件SE3同样的方式，图12所示的开关元件SE3A是用于导通/断开从模块Mki传送到输入/输出部件Pki的信号Sout1的电路并且包含在开关电路SWAki中。开关元件SE3A具有插入在用于将信号从模块Mki传送到输入/输出部件Pki的线路中的传输门电路。该传输门电路由并联连接的p型MOS晶体管Q5和n型MOS晶体管Q6构成。
以与图10所示的开关元件SE4同样的方式，图12所示的开关元件SE4A是用于导通/断开从模块Mk(i+1)传送到输入/输出部件Pki的信号Sout2的电路并且包含在开关电路SWBki中。开关元件SE4A具有插入在用于将信号从模块Mk(i+1)传送到输入/输出部件Pki的线路中的传输门电路。以与开关元件SE3A同样的方式，该传输门电路由并联连接的p型MOS晶体管Q5和n型MOS晶体管Q6构成。
开关元件SE3A中，控制信号/Sci被输入到p型MOS晶体管Q5的栅极，控制信号Sci被输入到n型MOS晶体管Q6的栅极。另一方面，开关元件SE4A中，控制信号Sci被输入到p型MOS晶体管Q5的栅极，控制信号/Sci被输入到n型MOS晶体管Q6的栅极。
当控制信号Sci为高电平(值为“1”)时，开关元件SE3A的p型MOS晶体管Q5和n型MOS晶体管Q6被驱动而导通，开关元件SE3A变为导通状态。来自模块Mki的信号Sout1通过该开关元件SE3A被输入到输入/输出部件Pki中。此外，开关元件SE4A的p型MOS晶体管Q5和n型MOS晶体管Q6被驱动而关断，开关元件SE4A变为关断状态，并且模块Mk(i+1)与输入/输出部件Pki断开连接。当控制信号Sci为低电平(值为“0”)时，开关元件SE4A变为与上述相反的导通状态。从模块Mk(i+1)输出的信号Sout2通过该开关元件SE4A被输入到输入/输出部件Pki中。此外，开关元件SE3A变为关断状态，并且模块Mki与输入/输出部件Pki断开连接。
注意，为了减小因传输门电路的阻抗元件而引起的信号延迟，将反相器电路插入在开关元件SE1A和SE2A的输入侧(模块侧)线路中。
图13是示出开关元件结构的第三实例的框图，该开关元件用于导通/断开从输入/输出部件传送到模块的信号。
图13所示的开关元件SE1B和SE2B是通过去掉图11所示的开关元件SE1A和SE2A的p型MOS晶体管Q5而得到的。其基本操作与开关元件SE1A和SE2A相同。即，当控制信号Sci为高电平(值为“1”)时，来自输入/输出部件Pki的信号被传送到模块Mki中，并且输入/输出部件Pki与模块Mk(i+1)断开连接。当控制信号Sci为低电平(值为“0”)时，来自输入/输出部件Pki的信号被传送到模块Mk(i+1)中，并且输入/输出部件Pki与模块Mki断开连接。
图14是示出开关元件结构的第三实例的框图，该开关元件用于导通/断开从模块传送到输入/输出部件的信号。
图14所示的开关元件SE3B和SE4B是通过去掉图12所示的开关元件SE3A和SE4A的p型MOS晶体管Q5而得到的。其基本操作与开关元件SE3A和SE4A相同。即，当控制信号Sci为高电平(值为“1”)时，来自模块Mki的信号被传送到输入/输出部件Pki中，并且输入/输出部件Pki与模块Mk(i+1)断开连接。当控制信号Sci为低电平(值为“0”)时，来自模块Mk(i+1)的信号被传送到输入/输出部件Pki中，并且输入/输出部件Pki与模块Mki断开连接。
注意，当高电平信号被输入到图13和图14所示的开关元件(SE1B，SEB2，SE3B，SE4B)时，通过这些开关元件的信号和输出会引起相应于n型MOS晶体管Q6的阈值的电压降。为此，当使用图13和图14所示的开关元件时，需要将对电路操作的这种电压降的影响(延迟，噪声余量等等)包含在可容许范围内。
这里，将参考附图15A和15B以及图16A和16B对第一实例结构(图9和图10)和第二实例结构(图11和图12)的开关元件形成在半导体衬底上的这种情况的构成进行解释。图15A和15B是示出图9和图10中所示的第一结构实例的开关元件(SE1到SE4)的构成实例的平面图。图15A示出了每个都形成在两个有源区(D1，D2)中的两个MOS晶体管的实例，图15B示出了每个都形成在四个有源区(D3到D6)中的一个MOS晶体管的实例。
在图15A所示的构成实例中，有源区D1和D2在半导体衬底上形成一直线。N型杂质被引入有源区D1中，p型杂质被引入有源区D2中。有源区D1和D2具有例如如图15A所示的矩形形状和几乎同样的大小。在有源区之间，设置将不同有源区彼此隔离(元件隔离区)的电隔离元件区。
在有源区D1和D2上，通过未示出的栅极氧化膜设置栅极G1到G3。
栅极G1设置在两个有源区(D1，D2)之上。在有源区D1中，p型MOS晶体管Q1的沟道形成在面向栅极G1的部分中。此外，在有源区D2中，n型MOS晶体管Q4的沟道形成在面向栅极G1的部分中。栅极G1对应于第一结构实例中开关元件(SE1到SE4)的输入端Ti。
栅极G2设置在附图中栅极G1右侧的有源区D1上。在有源区D1中，p型MOS晶体管Q2的沟道形成在面向栅极G2的部分中。栅极G3设置在附图中栅极G1右侧的有源区D2中。在有源区D2中，n型MOS晶体管Q3的沟道形成在面向栅极G3的部分中。栅极G2和G3对应于用于接收控制信号Sci或者它的逻辑反相信号/Sci作为输入的端子。
在有源区D1中，栅极G1左侧的区域A1对应于p型MOS晶体管Q1的源极。区域A1通过未示出的通路连接到金属互连W1。金属互连W1对应于电源线VCC。
在有源区D1中，夹在栅极G1和G2之间的区域A2对应于p型MOS晶体管Q1的漏极和p型MOS晶体管Q2的源极。p型MOS晶体管Q1的漏极和p型MOS晶体管Q2的源极在该区域A2中相互连接。
在有源区D1中，栅极G2右侧的区域A3对应于p型MOS晶体管Q2的漏极。此外，在有源区D2中，栅极G3右侧的区域A4对应于n型MOS晶体管Q3的漏极。这些区域A3和A4通过未示出的通路和金属互连W2相互连接。区域A3和A4的连接点对应于第一结构实例中开关元件(SE1到SE4)的输出端To。
在有源区D2中，夹在栅极G1和G3之间的区域A5对应于n型MOS晶体管Q3的源极和n型MOS晶体管Q4的漏极。n型MOS晶体管Q3的源极和n型MOS晶体管Q4的漏极在该区域A5中相互连接。
在有源区D2中，栅极G1左侧的区域A6对应于n型MOS晶体管Q4的源极。区域A6通过未示出的通路连接到金属互连W3。金属互连W3对应于接地线VSS。
在图15B所示的构成实例中，四个有源区D3，D4，D5和D6在半导体衬底上形成矩阵。在图15B的实例中，有源区D4形成在有源区D3的右侧，有源区D6形成在有源区D3的下侧，有源区D5形成在有源区D4的下侧和有源区D6的右侧。n型杂质被引入到有源区D3和D4中，p型杂质被引入到有源区D5和D6中。有源区D3到D6具有例如图15B所示的矩形形状和几乎同样的大小。元件隔离区设置在有源区之间。
栅极G4到G6通过未示出的栅极氧化膜被设置在有源区D3到D6上。
栅极G4设置在有源区D3和D6之上。在有源区D3中，p型MOS晶体管Q1的沟道形成在面向栅极G4的部分中。此外，在有源区D6中，n型MOS晶体管Q4的沟道形成在面向栅极G4的部分中。栅极G4对应于第一结构实例中开关元件(SE1到SE4)的输入端Ti。
栅极G5设置在有源区D4上。p型MOS晶体管Q2的沟道形成在有源区D4中面向栅极G5的部分中。栅极G6设置在有源区D5上。n型MOS晶体管Q3的沟道形成在有源区D5中面向栅极G6的部分中。栅极G5和G6对应于用于接收控制信号Sci或者它的逻辑反相信号/Sci作为输入的端子。
在有源区D3中，栅极G4左侧的区域A7对应于p型MOS晶体管Q1的源极。区域A7通过未示出的通路连接到金属互连W4。金属互连W4对应于电源线VCC。
在有源区D3中，栅极G4右侧的区域A8对应于p型MOS晶体管Q1的漏极。此外，在有源区D4中，栅极G5左侧的区域A9对应于p型MOS晶体管Q2的源极。这些区域A8和A9通过未示出的通路和金属互连W5，W6和W7相互连接。
在有源区D4中，栅极G5右侧的区域A10对应于p型MOS晶体管Q2的漏极。此外，在有源区D5中，栅极G6右侧的区域A11对应于n型MOS晶体管Q3的漏极。这些区域A10和A11通过未示出的通路和金属互连W8相互连接。区域A10和A11的连接点对应于第一结构实例中开关元件(SE1到SE4)的输出端To。
在有源区D5中，栅极G6左侧的区域A12对应于n型MOS晶体管Q3的源极。此外，在有源区D6中，栅极G4右侧的区域A13对应于n型MOS晶体管Q1的漏极。这些区域A12和A13通过未示出的通路和金属互连W9，W10和W11相互连接。
在有源区D6中，栅极G1左侧的区域A14对应于n型MOS晶体管Q4的源极。区域A14通过未示出的通路连接到金属互连W12。金属互连W12对应于接地线VSS。
图16A和16B是示出图11和图12中所示的第二结构实例的开关元件(SE1A到SE4A)的构成实例的平面图。图16A示出了每个都形成在两个有源区(D7，D8)中的两个MOS晶体管的实例，图16B示出了每个都形成在四个有源区(D9到D12)中的一个MOS晶体管的实例。
在图16A所示的构成实例中，有源区D7和D8在半导体衬底上形成一直线。n型杂质被引入有源区D7中，p型杂质被引入有源区D8中。有源区D7和D8具有例如如图16A所示的矩形形状和几乎同样的大小。元件隔离区设置在有源区之间。
在有源区D7和D8上，通过未示出的栅极氧化膜设置栅极G7到G9。
栅极G7设置在两个有源区(D7，D8)之上。p型MOS晶体管Q7的沟道形成在有源区D7中面向栅极G7的部分中。此外，n型MOS晶体管Q8的沟道形成在有源区D8中面向栅极G7的部分中。
注意，p型MOS晶体管Q7和n型MOS晶体管Q8是构成插入在开关元件(SEA1到SEA4)输入侧的线路中的反相器电路的晶体管。栅极G7对应于这个反相器电路的输入端。
栅极G8设置在附图中栅极G7右侧的有源区D7上。p型MOS晶体管Q5的沟道形成在有源区D7中面向栅极G8的部分中。栅极G9设置在附图中栅极G7右侧的有源区D8上。n型MOS晶体管Q6的沟道形成在有源区D8中面向栅极G9的部分中。栅极G8和G9对应于用于接收控制信号Sci或者它的逻辑反相信号/Sci作为输入的端子。
在有源区D7中，栅极G7左侧的区域A15对应于p型MOS晶体管Q7的源极。区域A15通过未示出的通路连接到金属互连W13。金属互连W13对应于电源线VCC。
在有源区D8中，栅极G7左侧的区域20对应于n型MOS晶体管Q8的源极。区域A20通过未示出的通路连接到金属互连W15。金属互连W15对应于电源线VCC。
在有源区D7中，夹在栅极G7和G8之间的区域A16对应于p型MOS晶体管Q7的漏极和p型MOS晶体管Q5的源极。此外，在有源区A8中，夹在栅极G7和G9之间的区域A19对应于n型MOS晶体管Q8的漏极和n型MOS晶体管Q6的源极。这些区域A16和A19通过未示出的通路和金属互连W14相互连接。区域A16和A19的连接点对应于上述反相器电路的输出端，同时，对应于第二结构实例的开关元件(SE1A到SE4A)中输入信号侧的端子。
在有源区D7中，栅极G8右侧的区域A17对应于p型MOS晶体管Q5的漏极。此外，在有源区D8中，栅极G9右侧的区域A18对应于n型MOS晶体管Q6的漏极。这些区域A17和A18通过未示出的通路和金属互连W16相互连接。区域A17和A18的连接点对应于第二结构实例的开关元件(SE1A到SE4A)中输出信号侧的端子。
在图16B所示的构成实例中，四个有源区D9，D10，D11和D12在半导体衬底上形成矩阵。在图16B的实例中，有源区D11形成在有源区D9的右侧，有源区D10形成在有源区D9的下侧，有源区D12形成在有源区D11的下侧和有源区D10的右侧。n型杂质被引入到有源区D9和D11中，p型杂质被引入到有源区D10和D12中。有源区D9到D12具有例如图16B所示的矩形形状和几乎同样的大小。元件隔离区设置在有源区之间。
栅极G10到G12通过未示出的栅极氧化膜被设置在有源区D9到D12上。
栅极G10设置在有源区D9和D10之上。p型MOS晶体管Q7的沟道形成在有源区D9中面向栅极G10的部分中。此外，n型MOS晶体管Q8的沟道形成在有源区D10中面向栅极G10的部分中。栅极G10对应于由p型MOS晶体管Q7和n型MOS晶体管Q8构成的反相器电路的输入端。
栅极G11设置在有源区D11上。p型MOS晶体管Q5的沟道形成在有源区D11中面向栅极G11的部分中。栅极G12设置在有源区D12上。n型MOS晶体管Q6的沟道形成在有源区D12中面向栅极G12的部分中。栅极G11和G12对应于用于接收控制信号Sci或者它的逻辑反相信号/Sci作为输入的端子。
在有源区D9中，栅极G10左侧的区域A21对应于p型MOS晶体管Q7的源极。区域A21通过未示出的通路连接到金属互连W17。金属互连W17对应于电源线VCC。
在有源区D10中，栅极G10左侧的区域A28对应于n型MOS晶体管Q8的源极。区域A28通过未示出的通路连接到金属互连W19。金属互连W19对应于接地线VSS。
在有源区D9中，栅极G10右侧的区域A22对应于p型MOS晶体管Q7的漏极。此外，在有源区D10中，栅极G10右侧的区域A27对应于n型MOS晶体管Q8的漏极。这些区域A22和A27通过未示出的通路和金属互连W18相互连接。区域A22和A27的连接点对应于由p型MOS晶体管Q7和n型MOS晶体管Q8构成的反相器电路的输出端。
在有源区D11中，栅极G11左侧的区域A23对应于p型MOS晶体管Q5的源极。此外，在有源区D12中，栅极G12左侧的区域A26对应于n型MOS晶体管Q6的漏极。这些区域A23和A26通过未示出的通路和金属互连W21相互连接。区域A23和A26的连接点对应于用于接收第二结构实例的开关元件(SE1A到SE4A)中的信号作为输入的那一侧的端子。
金属互连W18和W21通过金属互连W20连接。由此，将反相器电路(Q7，Q8)的输出端和开关元件(SE1A到SE4A)的输入端相连接。
在有源区D11中，栅极G11右侧的区域A24对应于p型MOS晶体管Q5的漏极。此外，在有源区D12中，栅极12右侧的区域A25对应于n型MOS晶体管Q6的漏极。这些区域A24和A25通过未示出的通路和金属互连W22相互连接。区域A24和A25的连接点对应于第二结构实例的开关元件(SE1A到SE4A)中用于输出信号的那一侧的端子。
在图16A所示的第二结构实例的开关元件(SE1A到SE4A)中，为了将夹在栅极G7与栅极G8和G9之间的区域A16和A19进行连接，设置金属互连W14和通路。另一方面，在图15A所示的第一结构实例的开关元件(SE1A到SE4A)中，不需要将夹在栅极G1与栅极G2和G3之间的区域A2和A5进行连接，因此不需要如图16A所示的金属互连和通路。因此，与通过在第二结构实例的开关元件(SE1A到SE4A)中增加反相器电路(Q7，Q8)而得到的电路相比，能够减小第一结构实例中开关元件(SE1A到SE4A)的面积。
注意，在晶体管形成在不同有源区的情况下，同样从图15B和16B的对比中可以看出，二者的面积不是这样不同。此外，当通过去掉反相器电路(Q7，Q8)而只采用第二结构实例中的开关元件(SE1A到SE4A)时，与第一结构实例的开关元件(SE1A到SE4A)相比，能够减小第二结构实例的开关元件(SE1A到SE4A)的面积。然而，这种情况下，由于传输门电路(Q5，Q6)的阻抗元件会出现信号延迟，所以与采用第一结构实例的开关元件(SE1A到SE4A)的情况相比电路的运行速度较慢。
上面是对包含在模块选择部件50的开关电路SWAki和SWBki中的开关元件的描述得出的结论。
控制部件1生成控制信号Sc1到Sc8用于根据存储在存储部件3中的信号或者从信号输入部件2输入的信号对模块选择部件50的开关电路的操作进行控制。
当存储在存储部件3中的信号或者从信号输入部件2输入的信号指示使第n列(n＝1，…，9)模块与所有输入/输出部件断开连接时，控制部件1根据整数n的值输出下列控制信号Sc1到Sc8。
2≤n≤8这种情况下，控制部件1将控制信号Sc1到Sc(n-1)设置为值为“1”并且将控制信号Scn到Sc8设置为值为“0”。
当控制信号Scn变为值为“0”时，开关电路SWA1n，SWA2n，SWA3n和SWA4n关断，而当控制信号Sc(n-1)变为值为“1”时，开关电路SWB1(n-1)，SWB2(n-1)，SWB3(n-1)和SWB4(n-1)关断。由此，第n列的四个模块与所有输入/输出部件断开连接。
此外，当控制信号Sc1到Sc(n-1)变为值为“1”时，开关电路SWA1p，SWA2p，SWA3p和SWA4p导通并且开关电路SWB1p，SWB2p，SWB3p和SWB4p关断(p表示从1到(n-1)的整数)。由此，第p列的四个输入/输出部件P1p，P2p，P3p和P4p连接到第p列的四个模块M1p，M2p，M3p和M4p。就是说，第一到第(n-1)列的输入/输出部件连接到第一到第(n-1)列模块。
另一方面，当控制信号Scn到Sc8变为值为“1”时，开关电路SWA1q，SWA2q，SWA3q和SWA4q关断并且开关电路SWB1q，SWB2q，SWB3q和SWB4q导通(q表示从n到8的整数)。由此，第q列的四个输入/输出部件P1q，P2q，P3q和P4q连接到第q列的四个模块M1(q+1)，M2(q+1)，M3(q+1)和M4(q+1)。就是说，第n到第八列的输入/输出部件连接到第(n+1)到第九列模块。
n＝1这种情况下，控制部件1将所有控制信号Sc1到Sc8设置为值为“0”。由此，所有开关电路SWA11，SWA21，SWA31和SWA41关断，从而第一列模块与所有输入/输出部件断开连接。此外，当“i”是从1到8的整数时，开关电路SWA1i，SWA2i，SWA3i和SWA4i关断，并且开关电路SWB1i，SWB2i，SWB3i和SWB4i导通。由此，第i列的四个输入/输出部件P1i，P2i，P3i和P4i连接到第(i+1)列的四个模块M1(i+1)，M2(i+1)，M3(i+1)和M4(i+1)。即，第一列到第八列的输入/输出部件连接到第二列到第九列模块。
n＝9这种情况下，控制部件1将所有控制信号Sc1到Sc8设置为值为“1”。由此，所有开关电路SWB18，SWB28，SWB38和SWB48关断，从而第九列模块与所有输入/输出部件断开连接。此外，当“i”是从1到8的整数时，开关电路SWA1i，SWA2i，SWA3i和SWA4i导通，并且开关电路SWB1i，SWB2i，SWB3i和SWB4i关断。由此，第i列的四个输入/输出部件P1i，P2i，P3i和P4i连接到第i列的四个模块M1i，M2i，M3i和M4i。即，第一列到第八列的输入/输出部件连接到第一列到第八列模块。
此外，当存储在存储部件3的信号具有预定的初始值时，控制部件1根据来自信号输入部件2的信号输入生成控制信号Sc1到Sc8，而当存储在存储部件3的信号具有不同于上述的预定初始值的值时，根据存储在存储部件3的信号生成控制信号Sc1到Sc8。因此，在例如没有信号写入到存储部件3(当模块被检测等)的初始状态下，根据从半导体集成电路外部输入到输入部件2的信号，控制信号Sc1到Sc8能够被生成，因此在输入/输出部件和模块之间的连接可以被自由地控制。此外，在写入信号到存储部件3之后，控制信号Sc1到Sc8能够根据写入信号被生成，因此在输入/输出部件和模块之间的连接可以被固定到期望状态，而不需要输入任何来自外部的信号。
图17是示出控制部件1结构实例的框图。控制部件1，例如图17所示，具有解码部件13，NOR电路11-2到11-8，以及反相器电路11-1和12-1到12-8。
解码部件13译解存储在存储部件3的信号或从输入部件2输入的信号，并且输出其解码结果作为指令信号Sd1到Sd8。即，当存储在存储部件3中的信号或从输入部件2输入的信号指示第n列模块与所有输入/输出部件断开连接时，解码部件13根据整数n的值生成下述的指令信号Sd1到Sd8。当“n”是1到8的整数时，只有指令信号Sdn设置为值为“1”。另外的指令信号设置为值为“0”。当“n”是整数9时，所有指令信号Sd1到Sd8设置为值为“0”。
在解码部件13中输出的指令信号Sdi(i＝1，…，8)是用于指示第i列模块是否与所有输入/输出部件断开连接的信号。当指令信号Sdi的值为“1”时，第i列模块通过模块选择部件50与所有输入/输出部件断开连接。
当存储在部件3的信号具有上述的预定初始值时，解码部件13根据从信号输入部件2输入的信号产生指令信号Sd1到Sd8。当存储在存储部件3的信号具有不同于上述的预定初始值的值时，解码部件13根据存储在存储部件3的信号产生指令信号Sd1到Sd32。
NOR电路11-j(j表示从2到8的整数)计算从反相器电路12-(j-1)输出的控制信号/Sc(j-1)的反相OR逻辑以及指令信号Sdj，并且输出计算结果作为控制信号Scj。
反相器电路12-j逻辑反相控制信号Scj并且输出与控制信号/Scj同样的信号。
反相器电路11-1逻辑反相指令信号Sd1并且输出与控制信号Sc1同样的信号。反相器电路12-1逻辑辑反相控制信号Sc1并且输出与控制信号/Sc1同样的信号。
当解码部件13的指令信号Sdj(j＝2，…，8)变为“1”时，接收这个指令信号Sdj作为输入的NOR电路11-j输出具有值“0”的控制信号Scj。当“j”比8小时，通过逻辑反相控制信号Scj得到的值为“1”的控制信号/Scj输入到NOR电路11-(j+1)，因此NOR电路11-(j+1)还输出具有值“0”的控制信号Sc(j+1)。这样，从NOR电路11-j后级的NOR电路11-(j+1)到11-8输出的所有控制信号Sc(j+1)到Sc8都变为值“0”。
当解码部件13的指令信号Sd1变为值“1”时，通过逻辑反相这个指令信号Sd1而得到的控制信号Sci变为值“0”，进一步通过逻辑反相这个值而得到的控制信号/Sc1输入到NOR电路11-2，并且其输出信号(控制信号Sc2)变为值“0”。由此，从NOR电路11-2到11-8输出的所有控制信号Sc2到Sc8的值都变为值“0”。即，当指令信号Sd1具有值“1”时，所有控制信号Sc1到Sc8都变为值“0”。
另一方面，当解码部件13的所有指令信号Sd1到Sd8都变为值“0”时，反相器电路11-1和NOR电路11-2到11-8的所有输入信号都变为值“0”，从而所有控制信号Sc1到Sc8都变为值“1”。
因此，在第n列模块与所有输入/输出部件断开连接的情况下，当“n”为从2到8的整数时，只有指令信号Sdn被解码部件13设置为值“1”，从而控制信号Sc1到Sc(n-1)都变为值“1”，并且控制信号Scn到Sc8变为值“0”。当“n”为整数“1”时，指令信号Sd1被解码部件13设置为值“1”，从而所有控制信号Sc1到Sc8都变为值“0”。当“n”为整数“8”时，所有指令信号Sd1到Sd8都被解码部件13设置为值“0”，从而所有控制信号Sc1到Sc8都变为值“1”。
存储部件3存储用于指定一列与九列模块中的所有输入/输出部件都断开连接的信号。此外，存储部件3存储具有在没有执行写入的初始状态下的预定初始值的信号。存储部件3可以由例如保险丝元件或者非易失存储器构成。
信号输入部件2是用于接收指定一列模块与与所有输入/输出部件都断开连接的信号作为输入的电路并且用于在例如半导体集成电路被检测的情况下接收从外部设备到控制部件1的信号作为输入。
电源开关电路PS1到PS9根据从控制部件1输出的信号导通或者切断每一列模块的电源。即，它们切断与所有输入/输出部件断开连接的那一列模块的电源。
电源开关电路Psi(i＝1，…，8)插入在第i列模块(M1i，M2i，M3i，M4i)的公共电源线中并且在指令信号Sdi具有值“0”时导通，而在指令信号Sdi具有值“1”时关断。当第i列模块与所有输入/输出部件断开连接时指令信号Sdi变为值“1”，从而，在这种情况下，连接到第i列模块的电源被切断。
电源开关电路PS9插入在第九列模块(M19，M29，M39，M49)的公共电源线中，在控制信号Sc8具有值“0”时导通，而在控制信号Sc8具有值“1”时关断。当模块M9与所有输入/输出部件断开连接时控制信号Sc8变为值“1”，从而，在这种情况下，连接到模块M9的电源被切断。
图18A是示出电源开关电路Psi(i＝1，…，8)的结构实例的框图。电源开关电路Psi，例如图16A所示，具有n型MOS晶体管Qnh1，p型MOS晶体管Qph1，和反相器电路U1。
p型MOS晶体管Qph1的源极连接到电源线VCC，其漏极连接到第i列模块的虚拟电源线V-VCC，并且其栅极接收指令信号Sd1作为输入。与半导体集成电路中常见的p型MOS晶体管相比，p型MOS晶体管Qph1也可以采用具有小漏电流和高阈值型的p型MOS晶体管。
n型MOS晶体管Qnh1的源极连接到接地线VSS，其漏极连接到第i列模块的虚拟接地线V-VSS。与半导体集成电路中常见的n型MOS晶体管相比，n型MOS晶体管Qnh1也可以采用具有大漏电流的高阈值型的n型MOS晶体管。
反相器电路U1逻辑反相输入到p型MOS晶体管Qph1的栅极的信号并且将其输入到n型MOS晶体管Qnh1的栅极。
根据图18A所示的电源开关电路Psi，当指令信号Sdi具有值“0”时(当第i列模块连接到任何输入/输出部件时)，将低电平信号输入到p型MOS晶体管Qph1的栅极，将高电平信号输入到n型MOS晶体管Qnh1的栅极，并且这两个晶体管都导通。从而，来自电源线VCC和接地线VSS的电源被施加到第i列模块。另一方面，当指令信号Sdi具有值“1”时(当第i列模块与所有输入/输出部件断开连接时)，p型MOS晶体管Qph1和n型MOS晶体管Qnh1都关断，并且提供到第i列模块的电源被切断。
图18B是示出电源开关电路PS9的结构实例的框图。电源开关电路PS9具有与图18A所示的电源开关电路PSi(i＝1，…，8)相同的结构。电源开关电路PS8与图18A所示的电源开关电路PSi的不同之处在于代替指令信号Sdi输入控制信号Sc8。当任一指令信号Sd1到Sd8变为值“1”时控制信号Sc8变为值“0”。即，在第一列到第八列之间的任一列模块与所有输入/输出部件断开连接并且第九列模块连接到第八列输入/输出部件以替代前者的情况下它变为值“0”。这种情况下，将低电平信号输入到p型MOS晶体管Qph1的栅极，将高电平信号输入到n型MOS晶体管Qnh1的栅极，并且这两个晶体管都导通，从而，来自电源线VCC和接地线VSS的电源被施加到第九列模块。另一方面，当所有的指令信号Sd1到Sd8变为值“0”时，控制信号Sc8变为值“1”。即，当第一列到第八列的模块连接到输入/输出部件并且作为冗余列的第九列模块与所有输入/输出部件断开连接时它变为“0”。这种情况下，p型MOS晶体管Qph1和n型MOS晶体管Qnh1都关断，并且提供到第九列模块的电源被切断。
这里，将参考图19和图20对具有上述结构的本实施方式的半导体集成电路中的故障修复操作进行描述。
图19示出了故障检测之前的故障连接状态。在图19所示的实例中，第一列到第八列的输入/输出部件连接到第一列到第八列模块，第九列模块变为冗余列。
图20示出了在第二行第二列的模块M22具有故障的情况下的连接状态。这种情况下，包括模块M22的第二列模块(M12，M22，M32，M42)和第二列输入/输出部件被控制部件1断开连接。此外，第二列到第八列的输入/输出部件连接到第三列到第九列的模块。即，指定每个输入/输出部件向前移位到冗余列(第九列)。由此，四行八列输入/输出部件与排除包含故障的第二列的四行八列模块一一对应地连接。接着，保持在每个输入/输出部件的数据保持部件PD中的功能设定数据被输入到目的模块，并且根据这个功能设定数据来设定每个模块的逻辑功能。
如上述的描述，根据本实施方式的半导体集成电路，提供到与输入/输出部件断开连接的那一列的模块的电源被切断，从而能够防止对电路操作不起作用的模块中的不必要的功率消耗。当模块中出现引起在电源线中流动的大电流的故障时，就被切断并且能够防止对电源系统或者其它电路的影响，从而能够有效抑制因模块故障引起的输出降低。
此外，由于同一列的所有模块的电源供应都是公共控制，所以与控制单个模块的电源供应的情况相比，能够减少电源开关电路的数量。
此外，同一列的所有模块的连接状态都受控制部件1提供的同一控制信号的公共控制。由此，与单个模块的输入/输出部件的连接状态单独控制的情况相比，能够大大减少控制信号的数量，从而能够简化控制部件1的电路结构。
此外，当检测故障时，可以对每一列检测任一故障的出现，从而与检测单个模块的情况相比，能够缩短检测时间。
此外，当将故障模块的信息写入到由存储部件3构成的存储元件如保险丝中时，模块故障出现的信息可以被写入到每一列，从而信息量变小，并且能够缩短写入处理所需的时间。
第四实施方式接下来，将对本发明的第四实施方式进行解释。本实施方式是关于模块的检测方法。
图21是示出与模块检测相关的电路实例的框图。与图1和图15相同的符号表示相同的部件。
根据本实施方式的半导体集成电路具有，如与模块检测相关的电路，列选择电路500，预充电电路200，读出放大器301，302，303，…以及扫描触发器401，402，403，…。
列选择电路500在测试模式中依次将列选择线CL1，CL2，CL3，…设置为高电平用以电路的检测。注意，列选择线CL1，CL2，CL3，…共同连接到第一列，第二列，第三列，…的模块。当例如第i列的列选择线CLi被列选择电路500设置为高电平时，连接到这一列选择线CLi的模块中的晶体管Qn14导通。这样，表示第i列模块的检测结果的信号被输出到检测输出线SL1，SL2，SL3，…。
预充电电路200在列选择电路500中的列选择线被设置为高电平之前使检测输出线SL1，SL2，SL3，…预充电到电源电压VDD。注意，检测输出线SL1，SL2，SL3，…共同连接到第一行，第二行，第三行，…的模块。
读出放大器301，302，303，…将输出到检测输出线SL1，SL2，SL3，…的检测结果的信号放大。
扫描触发器401，402，403，…锁存读出放大器301，302，303，…中放大的检测结果的信号并且将它们转换为串行数据输出。
图22是描述由图21所示的电路进行检测处理的实例的流程图。
首先，在检测开始时刻，表示被测试列的编号(下文称之为“测试列编号”)，表示测试信号模式的编号(下文称之为“测试模式编号”)，和表示被测试行的编号(下文称之为“测试位编号”)被初始化为“0”(步骤ST201到ST203)。
接着，由测试模式编号表示的信号从未示出的检测系统提供到模块。例如在图7所示模块的情况下，测试信号从未示出的检测系统提供到输入节点Ta和Tb。此外，每个模块的端子Tmod被设置为高电平，同时，由测试列编号指示的列的列选择线被列选择电路500设置为高电平。此外，由测试列编号指示的列的所有模块通过从信号输入部件2输入到控制部件1的信号与所有输入/输出部件断开连接。当端子Tmod变为高电平时，检测系统的测试信号被输入到每个模块。接着，根据这个测试信号的检测结果的信号从每个模块输出。此时，在列选择线被设置为高电平的列的每个模块中，晶体管Qn14变为ON状态。输出端Y1b的信号通过晶体管Qn14输出到相应的一条检测输出线SL1，SL2，SL3，…。检测输出线SL1，SL2，SL3，…的信号在读出放大器301，302，303，…处被放大，并且被扫描触发器401，402，403，…锁存(步骤ST204)。
锁存在扫描触发器401，402，403，…中的数据之中，由测试位编号指示的行的数据与期望值进行比较(步骤ST205)，当不同于期望值时，输出这个数据的模块的列的信息就作为具有故障的模块信息被记录(步骤ST206)。当与期望值一致时，扫描触发器401，402，403，…的数据就移位1位(步骤ST207)，并且使测试位编号增加“1”(步骤ST208)。此时，当测试位编号没有达到预定最大值(即，表示最后一行的编号)时，对相应于测试位编号增加“1”的下一行数据重复上述步骤ST205到ST208的操作。
当判定测试位编号达到预定最大值(即，表示最后一行的编号)(步骤ST209)时，使测试模式编号增加“1”(步骤ST210)。此时，当测试模式编号没有达到预定最大值(即，表示最后模式的编号)时，在未示出的检测系统中生成相应于测试模式编号增加“1”的下一个测试模式，并且重复上述步骤ST203到ST210的操作。
当判定测试模式编号达到预定最大值(即，表示最后模式的编号)(步骤ST211)时，使测试模式编号增加“1”。此时，当测试列编号没有达到预定最大值(即，表示最后一列的编号)时，相应于测试列编号增加“1”的下一列变为检测对象。即，下一列的列选择信号被列选择电路500设置为高电平，并且重复上述步骤ST202到8T212的操作。
当判定测试列编号达到预定最大值(即，表示最后一列的编号)(步骤ST213)时，结束对所有模块的检测。
虽然在上面对本发明的一些实施方式进行了描述，但是本发明并不仅仅限于上述实施方式。它包括例如接下来所述的各种变形。
本发明中的模块选择部件可以将与所有输入/输出部件断开连接的模块的信号输入端连接到处于预定电位的互连。在图9，11和13所示的开关元件中，输出端To在OFF状态的时刻变为高阻状态。为此，当模块与所有输入/输出部件断开时，这些模块的信号输入端变为高阻状态，并且电位变得不稳定。在这种情况下将电源提供给模块时，模块内部的电路根据信号输入端的不稳定电位进行工作，因此无用功由于泄漏电流等被消耗。因此，如果与所有输入/输出部件断开的模块的信号输入端连接到预定电位的互连，可以使信号输入端的电位稳定，因此可以防止由于泄漏电流等导致的功率损耗的增加。
图23示出了模块选择部件50的结构实例的框图，其中用于稳定每个模块的信号输入端电位的电路添加到图5所示的半导体集成电路中。在图23中，只有与第一行的模块有关的部件被示出，但是这对于其它行同样是成立的。开关元件SWCkn(K＝1，…，4；n＝1，…，9)被连接在模块kn的信号输入端和接地线VSS之间，此时当模块Mkn与所有输入/输出部件断开时，其信号输入端被连接到接地线VSS。当指令信号Sdi具有值“1”，即，模块Mi与所有输入/输出部件断开时，开关元件SWCki(i＝1，…，32)导通，并且在其它情况下关断。当控制信号Sc8为“1”，即，当第九列模块与所有输入/输出部件断开连接时，开关电路SWCk9导通，并且在其它情况下关断。
在上述实施例中，模块和输入/输出部件排列成矩阵，但本发明不限于这种情况。例如，上述矩阵中行的数量可以设置为1。这种情况下，模块和输入/输出部件可以沿一条直线排列，可以沿其它线条如曲线或折线排列，或者可以排列成Z字状。
所有上述半导体集成电路可以形成在同一个半导体芯片上或者通过利用例如系统级封装(SIP)技术借助分界线(division)形成在多个半导体芯片上。
在上述实施例中，CMOS型半导体集成电路主要作为实例进行描述，当时本发明不限于这些。本发明可以应用于由各种电路元件如双极性晶体管构成的集成电路。
上述实施方式所示的特定数值(模块的数量，输入/输出部件的数量，模块数量，行数，列数等等)都只是举例而且可以被适当修改成任意数值。
本领域技术人员应该理解，根据设计需要和其它因素可以进行各种修改，组合，再组合和改变，只要是在所附权利要求或者其等效物的范围内即可。
权利要求
1.一种半导体集成电路，包括N(N表示大于2的整数)个根据输入功能设定数据设定功能的模块，电路模块，其具有R个(R表示大于1，而小于N的整数)输入/输出部件，每个输入/输出部件将至少一个信号输出到一个模块并且接收在该一个模块中生成的至少一个信号，以及模块选择部件，用于根据输入控制信号从N个模块中选择R个模块，将所选的R个模块与电路模块的R个输入/输出部件一一对应地进行连接，并且将响应于控制信号从至少两个模块中选择的一个模块连接到R个输入/输出部件的每一个，R个输入/输出部件的每一个都具有数据保持部件，用于保持功能设定数据并且将该保持的功能设定数据输入到目的模块，当输入功能设定数据相同时N个模块能够相互替换功能。
2.如权利要求1所述的半导体集成电路，还包括控制部件，其用于生成对模块选择部件进行控制的信号，使得N个模块中的故障模块与R个输入/输出部件断开连接。
3.如权利要求1所述的半导体集成电路，其中数据保持部件包括，多个第一互连，用于将功能设定数据的位数据传送到目的模块并且形成在第一层中，多个第二互连，用于传送多个位数据并且形成在不同于第一层的第二层中，以及多个通路，用于将多个第二互连中的任一个连接到多个第一互连中的任一个。
4.如权利要求3所述的半导体集成电路，其中第一互连形成在作为第一层的第一互连层中，并且第二互连形成在第二互连层中，该第二互连层作为第二层并且与第一互连成直角相交。
5.如权利要求1所述的半导体集成电路，其中数据保持部件包括能够将存储的数据至少重写一次的存储元件。
6.如权利要求1所述的半导体集成电路，其中每个模块包括选择电路，用于根据从箱入/输出部件输入的至少部分信号来选择功能设定数据的多个位数据之，并且将所选位数据或者其逻辑反相数据输出到输入/输出部件。
7.一种半导体集成电路，包括多个排列成具有M行(N+1)列(M表示1或者大于1的整数，N表示大于1的整数)矩阵的模块，每个模块根据输入功能设定数据设定功能，具有多个输入/输出部件的电路模块，该输入/输出部件排列成具有M行N列的矩阵，每个输入/输出部件将至少一个信号输出到一个模块并且接收在该一个模块中生成的至少一个信号，以及模块选择部件，用于响应输入控制信号对通过从M行(N+1)列模块中排除一列而得到的M行N列模块进行选择，将所选的M行N列模块与M行N列输入/输出部件一一对应地进行连接，并且将属于同一行的两个模块之间响应于控制信号所选的一个模块连接到属于同一行的输入/输出部件的每一个，M行N列输入/输出部件的每一个都具有数据保持部件，用于保持功能设定数据并且将该保持的功能设定数据输入到目的模块，并且当输入功能设定数据相同时属于同一行的模块能够相互替换功能。
8.如权利要求7所述的半导体集成电路，还包括用于产生模块选择部件的控制信号的控制部件，从而从M行(N+1)列模块中排除包含故障模块的列而对M行N列模块进行选择。
9.如权利要求7所述的半导体集成电路，其中数据保持部件包括，多个第一互连，用于将功能设定数据的位数据传送到目的模块并且形成在第一层中，多个第二互连，用于传送多个位数据并且形成在不同于第一层的第二层中，以及多个通路，用于将多个第二互连中的任一个连接到多个第一互连中的任一个。
10.如权利要求7所述的半导体集成电路，其中第一互连形成在作为第一层的第一互连层中，第二互连形成在第二互连层中，该第二互连层作为第二层并且与第一互连层成直角相交。
11.如权利要求7所述的半导体集成电路，其中数据保持部件包括能够将存储的数据至少重写一次的存储元件。
12.如权利要求7所述的半导体集成电路，其中每个模块包括选择电路，用于根据从输入/输出部件输入的至少部分信号来选择功能设定数据的多个位数据之一，并且将所选位数据或者其逻辑反相数据输出到输入/输出部件。
13.如权利要求8所述的半导体集成电路，其中模块选择部件响应于控制信号选择属于第k行中的第i(i表示从1到N的整数)列模块或者第(i+1)列模块中的一个，并且将所选模块连接到第k行第i列的输入/输出部件。
14.如权利要求13所述的半导体集成电路，其中属于每一行的N个输入/输出部件都以等间距排列，并且第k行第i列的模块和第k行第(i+1)列的模块排列在使从第k行第i列输入/输出部件的距离都彼此相等的位置上。
15.如权利要求13所述的半导体集成电路，其中模块选择部件具有多个开关电路，其每两个都连接到M行N列输入/输出部件的每一个；连接到每一行的N个输入/输出部件的2×N个开关电路被分组为包含从第一开关电路到第N开关电路的N个开关电路的第一开关组，以及包含从第一开关电路到第N开关电路的N个开关电路的第二开关组，属于第k行的第一开关组的第i个开关电路连接在第k行第i列输入/输出部件和第k行第i列模块之间，以及属于第k行的第二开关组的第i个开关电路连接在第k行第i列的输入/输出部件和第k行第(i+1)列模块之间。
16.如权利要求15所述的半导体集成电路，其中当用于指示将属于第n行(n表示从1到(N+1)的整数)的模块与所有输入/输出部件断开连接的控制信号被输入时，当n为从2到N的整数时，属于第一开关组的第一开关电路到第(n-1)开关电路导通，并且第n开关电路到第N开关电路关断，属于第二开关组的第一开关电路到第(n-1)开关电路关断，并且第n开关电路到第N开关电路导通，当n为整数1时，属于第一开关组的所有开关电路都关断并且属于第二开关组的所有开关电路都导通，以及当n为整数(N+1)时，属于第一开关组的所有开关电路都导通并且属于第二开关组的所有开关电路都关断。
17.如权利要求16所述的半导体集成电路，其中当属于第n行的模块与所有的输入/输出部件断开连接时，控制单元在n为从2到N的整数时，将第一控制信号到第(n-1)控制信号设置为第一值，并且将第n控制信号到第N控制信号设置为第二值，在n为整数1时，将所有的第一控制信号到第N控制信号设置为第二值，并且在n为整数(N+1)时，将所有的第一控制信号到第N控制信号设置为第一值，属于第一开关组的第i开关电路在控制部件的第i控制信号为第一值时导通，并且在其为第二值时关断，并且属于第二开关组的第i开关电路在控制部件的第i控制信号为第一值时关断，并且在其为第二值时导通。
18.如权利要求15所述的半导体集成电路，其中开关电路具有至少一个第一反相器电路，每个反相器电路具有用于接收来自输入/输出单元的信号的端子和用于将信号输出到模块的端子，该反相器电路逻辑地反相输入到输入端的信号并且在被控制信号设置为导通时从输出端将其输出，并且在被控制信号设置为关断时将输出端设置为高阻状态，以及至少一个第二反相器电路，每个反相器电路具有用于接收来自模块的信号的端子和用于将信号输出到输入/输出部件的端子，该反相器电路逻辑反相输入到输入端的信号并且在被控制信号设置为导通时从输出端将其输出，并且在被控制信号设置为关断时将输出端设置为高阻状态。
19.如权利要求18所述的半导体集成电路，其中每个第一反相器电路和第二反相器电路包括串联连接在第一电源线和输出端之间的第一导电类型的第一晶体管和第二晶体管，以及串联连接在第二电源线和输出端之间的第二导电类型的第三晶体管和第四晶体管；根据输入到输入端的信号，第一晶体管和第四晶体管之一被驱动为导通而另一晶体管被驱动为关断；第二晶体管和第三晶体管根据控制信号都被驱动为导通或者都被驱动为关断。
20.如权利要求15所述的半导体集成电路，其中每个开关电路具有第一传输门电路，插入在将信号从输入/输出部件传送到模块的路径中并且根据控制信号导通或关断，以及第二传输门电路，插入在将信号从模块传送到输入/输出部件的路径中并且根据控制信号导通或关断。
21.如权利要求15所述的半导体集成电路，其中每个开关电路具有第五晶体管，插入在将信号从输入/输出部件传送到模块的路径中并且根据控制信号导通或关断，和第六晶体管，插入在将信号从模块传送到输入/输出部件的路径中并且根据控制信号导通或关断。
22.如权利要求8所述的半导体集成电路，还包括(N+1)个电源开关电路，其中每个电源开关电路都插入在属于每一列的M个模块的公共电源线中，并且响应控制信号切断提供给属于没有连接到输入/输出部件的那一列的模块的电源。
23.如权利要求17所述的半导体集成电路，其中电路还具有(N+1)个电源开关电路，其中每个电源开关电路都插入在属于一列的M个模块的公共电源线中；控制部件将从第一指令信号到第N指令信号的N个指令信号输出，并且利用第i指令信号来指示属于第i列的模块是否与所有输入/输出部件断开连接，当第i指令信号指示属于第i列的模块与所有的输入/输出部件断开连接时，插入在属于第i列的模块的电源线中的电源开关电路关断，并且当第N控制信号为第一值时，插入在属于第(N+1)列的模块的电源线中的电源开关电路关断。
24.如权利要求7所述的半导体集成电路，其中与M行(N+1)列模块相比，电路模块和模块选择部件在属于同一互连层的互连之间具有较宽的间距。
25.如权利要求7所述的半导体集成电路，其中与M行(N+1)列模块相比，电路模块和模块选择部件具有更多的用于连接属于不同互连层的互连的通路。
26.如权利要求7所述的半导体集成电路，其中与电路模块和模块选择电路相比，M行(N+1)列模块在每单位面积上具有更高密度的电路元件。
27.如权利要求8所述的半导体集成电路，还包括存储部件，用于存储指定一列模块与M行N列输入/输出部件断开连接的信号，控制部件，用于根据存储在存储部件中的信号生成控制信号。
28.如权利要求8所述的半导体集成电路，还包括信号输入部件，用于接收指定与上述M行N列输入/输出部件断开连接的一列模块的信号作为输入，控制部件，用于根据检测时输入到信号输入部件的信号生成控制信号。
29.如权利要求8所述的半导体集成电路，还包括存储部件，用于存储指定与M行N列输入/输出部件断开连接的一列模块的信号，以及信号输入部件，用于接收指定与上述M行N列输入/输出部件断开连接的一列模块的信号，控制部件，根据检测时输入到信号输入部件的信号生成控制信号，并且存储响应于检测结果存储指定断开连接的一系列模块的信号。
30.如权利要求7所述的半导体集成电路，其中模块选择部件响应于控制信号将与所有输入/输出部件断开连接的模块的信号输入端连接到具有预定电位的互连。
31.一种半导体集成电路，包括N(N表示大于2的整数)个根据输入功能设定数据设定其功能的模块，电路模块，具有R(R表示大于1，而小于N的整数)个输入/输出部件，每个输入/输出部件将至少一个信号输出到一个模块并且接收在该一个模块中生成的至少一个信号，以及模块选择装置，用于根据输入控制信号从N个模块中选择R个模块，将所选的R个模块与电路装置的R个输入/输出部件一一对应地进行连接，并且响应于控制信号将从至少两个模块中选择的一个模块连接到R个输入/输出装置的每一个，R个输入/输出装置的每一个具有数据保持装置，用于保持功能设定数据并且将保持的功能设定数据输入到目的模块，当输入功能设定数据相同时N个模块能够相互替换功能。
32.一种半导体集成电路，包括排列成具有M行(N+1)列(M表示1或者大于1的整数，N表示大于1的整数)矩阵的多个模块，每个模块根据输入功能设定数据设定功能，具有多个排列成具有M行N列矩阵的输入/输出部件的电路装置，每个输入/输出部件将至少一个信号输出到一个模块并且接收在该一个模块中生成的至少一个信号，以及模块选择装置，用于响应输入控制信号对通过从M行(N+1)列模块中排除一列而得到的M行N列模块进行选择，将所选的M行N列模块与M行N列输入/输入装置一一对应地进行连接，并且将从属于同一行的两个模块之间响应于控制信号选择的一个模块连接到属于同一行的每一个输入/输出部件，M行N列输入/输出装置的每一个具有数据保持部件，用于保持功能设定数据并且将保持的功能设定数据输入到目的模块，并且当输入功能设定数据相同时属于同一行的模块能够相互替换功能。
全文摘要
一种半导体集成电路包括根据输入功能设定数据设定功能的N个模块，具有R个I/O部件的电路模块，以及模块选择部件，用于对来自N个模块中的R个模块进行选择，将所选的R个模块与电路模块的R个I/O部件进行连接，并且将从至少两个模块中选择的一个模块连接到R个I/O部件的每一个。R个I/O部件的每一个具有数据保持部件，用于保持功能设定数据并且将保持的功能设定数据输入到目的模块，并且当输入功能设定数据相同时N个模块能够相互替换功能。
文档编号H03K17/687GK1913156SQ200610159378
公开日2007年2月14日 申请日期2006年8月10日 优先权日2005年8月10日
发明者荒川朋文, 大森睦弘 申请人:索尼株式会社