专利名称：一种增量调制型转换的抽取滤波装置的制作方法
技术领域：
本发明涉及增量调制型转换技术(∑ΔADC)，具体涉及一种∑ΔADC的抽取滤波装置。
背景技术：
∑ΔADC以1位的低采样分辨率和很高的采样速率将模拟信号数字化，具有高可靠性、高稳定性的优点。
如图1所示，为∑ΔADC装置结构示意图，包括∑Δ调制器111、数字滤波器112、采样抽取器113。将模拟信号输入∑Δ调制器111，通过采样、噪声整形和数字滤波等方法进行过采样，增加有效分辨率，输出1比特(bit)串行码流。然后，数字滤波器112对1bit串行码流进行滤波，将滤波输出码流输入采样抽取器113进行奈奎斯特采样，降低有效采样速度，使之符合分辨率和带宽的要求。最后，输出数字信号。
数字滤波器112和采样抽取器113常采用有限冲击响应(FIR)结构，FIR结构涉及多个系数和乘法，硬件代价很高。目前，有效的解决方案是运用级联集成梳状滤波器，一种线性相位低通FIR滤波器，系数全为1，其实现简便。如图2所示，为现有技术中线性相位低通FIR滤波器结构示意图，包括积分模块210、抽取器220、梳状模块230。
积分模块210，由N个延迟深度为1的积分器串联而成，其中，N为滤波器阶数，图中标出了第一阶的积分器211和第N阶的积分器212。每个积分器由一个延迟寄存器和一个加法器构成。所有附图中，标有Z-1的单元表示延迟寄存器，对其输入的信号延时一个节拍后再输出。码率为fs的1bit串行码流，经过积分模块210后输入抽取器220。
抽取器220，实现对积分模块210输出码流的1/R抽取，其中，R表示抽取率。抽取后，输出码率变为fs/R。
梳状模块230，由N个延迟深度为1的梳状单元串联而成，图中标出了第一阶的梳状单元231和第N阶的梳状单元232。每个梳状单元由一个延迟寄存器和一个加法器构成。
现有技术中，将∑ΔADC用于电能计量时，∑ΔADC中的抽取滤波装置由图2所示的线性相位低通FIR构成。参见图3，为用于单项电表时的3阶∑ΔADC的抽取滤波器装置结构示意图，由两组线性相位低通FIR滤波器构成，即电流通道和电压通道，此时，N为3。积分模块310由3个延迟深度为1的积分器组成，令M为延迟深度，此时，M为1。设某一状态时，延迟寄存器11存储的电流信号为I1-1，延迟寄存器13存储的电流信号为I2-1，延迟寄存器15存储的电流信号为I3-1，积分器311与积分器312之间的电流信号为I1，积分器312与积分器313之间的电流信号为I2积分器313与抽取器320之间的电流信号为I3。设下一节拍输入加法器12的电流信号(I_in)为I，则延迟寄存器11将存储的电流信号I1-1输入加法器12与电流信号I相加，得到结果I1；延迟寄存器13将存储的电流信号I2-1输入加法器14与电流信号I1相加，得到结果I2；延迟寄存器15将存储的电流信号I3-1输入加法器16与电流信号I2相加，得到输出结果I3，其表达式为I1＝I1-1+I，I2＝I2-1+I1，I3＝I3-1+I2；则，I3＝I+I1-1+I2-1+I3-1。
同理，对电压通道的积分模块340，设某一状态时，延迟寄存器31存储的电压信号为U1-1，延迟寄存器33存储的电压信号为U2-1，延迟寄存器35存储的电压信号为U3-1，积分器341与积分器342之间的电压信号为U1，积分器342与积分器343之间的电压信号为U2，积分器343与抽取器350之间的电压信号为U3。设下一节拍输入加法器32的电压信号(U_in)为U，则延迟寄存器31将存储的电压信号U1-1输入加法器32与电压信号U相加，得到结果U1；延迟寄存器33将存储的电压信号U2-1输入加法器34与电压信号U1相加，得到结果U2；延迟寄存器35将存储的电压信号U3-1输入加法器36与电压信号U2相加，得到输出结果U3，其表达式为U1＝U1-1+U，U2＝U2-1+U1，U3＝U3-1+U2；则，U3＝U+U1-1+U2-1+U3-1。
抽取器320，实现对积分模块310输出码流的1/R抽取。抽取后，电流输出码率变为fs/R。
抽取器350，实现对积分模块340输出码流的1/R抽取。抽取后，电压输出码率变为fs/R。
梳状模块330，由3个延迟深度为1的梳状单元组成，每个梳状单元包括一个延迟寄存器和一个加法器。设某一状态时，延迟寄存器21存储的电流信号为I1-1，延迟寄存器23存储的电流信号为I2-1，延迟寄存器25存储的电流信号为I3-1，梳状单元331与梳状单元332之间的电流信号为I1，梳状单元332与梳状单元333之间的电流信号为I2，输出梳状单元333的电流信号(I_out)为I3。设下一节拍输入加法器22的电流信号为I，则电流信号I输入加法器22与延迟寄存器21输出的电流信号I1-1相减，得到结果I1；电流信号I1输入加法器24与延迟寄存器23输出的电流信号I2-1相减，得到结果I2；电流信号I2输入加法器26与延迟寄存器25输出的电流信号I3-1相减，得到输出结果I3，其表达式为I1＝I-I1-1，I2＝I1-I2-1，I3＝I2-I3-1；则，I3＝I-I1-1-I2-1-I3-1。
同理，对电压通道的梳状模块360，设某一状态时，延迟寄存器41存储的电压信号为U1-1，延迟寄存器43存储的电压信号为U2-1，延迟寄存器45存储的电压信号为U3-1，梳状单元361与梳状单元362之间的电压信号为U1，梳状单元362与梳状单元363之间的电压信号为U2，输出梳状单元363的电压信号(U_out)为U3。设下一节拍输入加法器42的电压信号为U，则电压信号U输入加法器42与延迟寄存器41输出的电压信号U1-1相减，得到结果U1；电压信号U1输入加法器44与延迟寄存器43输出的电压信号U2-1相减，得到结果U2；电压信号U2输入加法器46与延迟寄存器45输出的电压信号U3-1相减，得到输出结果U3，其表达式为U1＝U-U1-1，U2＝U1-U2-1，U3＝U2-U3-1；则，U3＝U-U1-1-U2-1-U3-1。
用于电能计量时，电流、电压之间的相位差恒定，电流、电压通道的数字处理尽量对称，电压通道的电路由电流通道的电路复制而成。此结构相比于常用的多系数FIR结构，面积已大大削减。若电表为三相三线式，则∑ΔADC抽取滤波器由三组图3所示的结构，即6套完全相同的控制电路组成；若为三相四线电表，需加上零相电流，则有7套完全相同的控制电路。
现有技术中，∑ΔADC抽取滤波装置可为N阶，即图3所示的积分模块由N个积分器串联而成，梳状模块由N个梳状单元串联而成。∑ΔADC抽取滤波装置的延迟深度还可为2或2以上，设延迟深度为M，则图3所示的各积分器和梳状单元均由M个延迟寄存器串联再与加法器相连。∑ΔADC抽取滤波装置的通道数还可为3个或3个以上，设为变量K个，则图3中有K套完全相同的控制电路。
由此可见，现有技术中各通道的抽取滤波器工作方式完全相同，逻辑单元冗余，导致电路结构分散，且芯片成本很高。
发明内容
有鉴于此，本发明的主要目的在于提供一种增量调制型转换的抽取滤波装置，该装置可以减少逻辑单元，降低芯片成本。
为了实现上述目的，本发明的技术方案是这样实现的本发明公开了一种增量调制型转换的抽取滤波装置，包含第一状态控制单元、信号预处理模块、积分模块、抽取器和梳状模块；所述的信号预处理模块，由第一状态控制单元控制，实现K通道输入信号的并转串操作，将输出的串行码流传送给积分模块；
所述的积分模块，接收从预处理模块传送的信号，其由N个积分器串联，N为积分模块的阶数；每个积分器包括KM个相互串联的延迟寄存器和一个加法器，M为积分器的延迟深度；输入各积分器的信号进入所述加法器，与所述串联的KM个延迟寄存器中第1个延迟寄存器输入的信号相加，输出结果分为两路，一路作为该积分器的输出，另一路输入与所述串联的KM个延迟寄存器中第KM个延迟寄存器；所述的抽取器，实现对积分模块输出码流的1/R抽取，R为抽取率；所述的梳状模块，与抽取器相连，输出串行码流。
所述的梳状模块包含第一、二多路选择器、梳状单元、反馈单元、第二状态控制单元；所述的第二状态控制单元，向第一、二多路选择器输入状态控制信号；所述的第一多路选择器，由第二状态控制单元控制，接收从抽取器和反馈单元传送的信号，在装置设定的第1至K拍时，多路选择器选通从抽取器传送的信号，在第K+1至NKM拍时，多路选择器选通从反馈单元传送的信号；所述的梳状单元，接收从第一多路选择器传送的信号，其由NKM个串联的延迟寄存器和一个加法器组成；从第一多路选择器输入的信号分两路，一路进入所述串联的NKM个延迟寄存器中的第1个延迟寄存器，一路进入所述加法器，与所述串联的NKM个延迟寄存器中的第NKM个延迟寄存器输出的信号相减，得到输出结果，输出分为两路，一路输入第二多路选择器，一路输入反馈单元；所述的反馈单元，由K个延迟寄存器串联而成，接收来自梳状单元的信号，并将输出信号传送给第一多路选择器；所述的第二多路选择器，由第二状态控制单元控制，接收从梳状单元传送的信号，在装置设定的第1至NKM-K拍时，所述的第二多路选择器关闭，不输出数据；在设定的第NKM-K+1至NKM拍时，所述的第二多路选择器选通，将梳状模块的结果输出。
所述梳状模块还可由N个梳状单元串联；每个梳状单元包括KM个相互串联的延迟寄存器和一个加法器；输入各梳状单元的信号分为两路，一路进入所述串联的KM个延迟寄存器中第1个延迟寄存器，一路进入加法器，与所述串联的KM个延迟寄存器中第KM个延迟寄存器输出的信号相减，输出结果作为梳状单元的输出。
所述的第一、二状态控制单元可以为计数器或实现状态控制的时序逻辑电路。
所述第二状态控制单元可以为两个独立的状态控制单元，分别向第一、二多路选择器输入状态控制信号。
所述信号预处理模块的输入可以为电流码流I-bit和电压码流U-bit。
由本发明的技术方案可见，本发明提供的一种增量调制型转换的抽取滤波装置，在电路中加入简单的逻辑单元，如信号预处理模块和状态控制单元，将K通道码流合并为一路通道，大大削减了现有技术中加法器个数，使电路结构很紧凑，并且大大降低了芯片成本。
图1为∑ΔADC装置结构示意图；图2为现有技术中线性相位低通FIR滤波器结构示意图；图3为现有技术中用于单项电表的3阶∑ΔADC抽取滤波装置结构示意图；图4本发明中用于单项电表的3阶∑ΔADC抽取滤波装置结构示意图；图5为图4中梳状模块的等效电路图；图6为图4中梳状单元的结构示意图；图7为图4中反馈单元的结构示意图；图8为本发明中用于单项电表的4阶∑ΔADC抽取滤波装置结构示意图；图9为本发明中用于4通道的3阶∑ΔADC抽取滤波装置结构示意图；图10为图9中梳状模块的等效电路图。
具体实施例方式
下面结合附图及具体实施例对本发明再作进一步详细的说明。
参见图4，为本发明中用于单相电表的3阶∑ΔADC抽取滤波装置结构示意图，此时，N为3。其包括状态控制单元1、信号预处理模块400、积分模块410、抽取器420和梳状模块430。
状态控制单元1，可以是计数器，也可以是实现状态控制的时序逻辑电路，其输入为2倍于过采样频率的时钟。
本说明书中所述的所有状态控制单元，都可以是计数器，也可以是实现状态控制的时序逻辑电路。状态控制单元1为计数器时，从0开始计数，计到1清零，再从0开始计，如此反复；状态控制单元1为实现状态控制的时序逻辑电路时，从第一状态开始，转换到第二状态，清空，再从第一状态开始，如此反复，例如，可假设第一、二状态分别为状态A和状态B。本说明书下面的描述中，皆以计数器为例，对状态控制单元进行说明。
若输入信号预处理模块400的信号通道数为K，则状态控制单元1的输入为K倍于过采样频率的时钟。从0开始计数，计到K-1清零，再从0开始计，如此反复。
信号预处理模块400，实现对电流码流I-bit、电压码流U-bit的并转串操作。信号预处理模块400由状态控制单元1控制，状态控制单元1计数为0时，选通I-bit通道，计数为1时，选通U-bit通道。设过采样之后的并行输入I-bit、U-bit的码率均为fs，经信号预处理模块400后码率变为2fs，其输出为串行信号I-in，U-in......I-in，U-in......。
若输入信号预处理模块400的信号通道数为K，设其码率均为fs，则经信号预处理模块400信号并转串后，码率变为Kfs。
积分模块410，接收从信号预处理模块400输入的串行码流。积分模块410由延迟深度为2的三个积分器串联组成，每个积分器由两个延迟寄存器和一个加法器构成。设初始状态时，延迟寄存器52存储的电流信号为I1-1，延迟寄存器55存储的电流信号为I2-1，延迟寄存器58存储的电流信号为I3-1；延迟寄存器51存储的电压信号为U1-1，延迟寄存器54存储的电压信号为U2-1，延迟寄存器57存储的电压信号为U3-1；积分器411与积分器412之间的电流信号为I1，积分器412与积分器413之间的电流信号为I2，积分器413与抽取器420之间的电流信号为I3。第一拍时，设输入加法器53的电流信号为I，则延迟寄存器52将存储的电流信号I1-1输入加法器53与电流信号I相加，得到输出结果I1，将I1分为两路，一路输入延迟寄存器51，一路传送给加法器56；延迟寄存器55将存储的电流信号I2-1输入加法器56与电流信号I1相加，得到结果I2，将I2分为两路，一路输入延迟寄存器54，一路传送给加法器59；延迟寄存器58将存储的电流信号I3-1输入加法器59与电流信号I2相加，得到输出结果I3，将I3分为两路，一路输入延迟寄存器57，一路传送给抽取器420。同时，电压信号U1-1从延迟寄存器51移至延迟寄存器52，电压信号U2-1从延迟寄存器54移至延迟寄存器55，电压信号U3-1从延迟寄存器57移至延迟寄存器58。
第一拍结束后，设积分器411与积分器412之间的电压信号为U1，积分器412与积分器413之间的电压信号为U2，积分器413与抽取器420之间电压信号为U3。第二拍时，设输入加法器53的电压信号为U，则延迟寄存器52将存储的电流信号U1-1输入加法器53与电压信号U相加，得到结果U1，将U1分为两路，一路输入延迟寄存器51，一路传送给加法器56；延迟寄存器55将存储的电压信号U2-1输入加法器56与电压信号U1相加，得到结果U2，将U2分为两路，一路输入延迟寄存器54，一路传送给加法器59；延迟寄存器58将存储的电压信号U3-1输入加法器59与电压信号U2相加，得到输出结果U3，将U3分为两路，一路输入延迟寄存器57，一路传送给抽取器420。上述过程的表达式分别为第一拍，I1＝I1-1+I，I2＝I2-1+I1，I3＝I3-1+I2；则，I3＝I+I1-1+I2-1+I3-1。
第二拍，U1＝U1-1+U，U2＝U2-1+U1，U3＝U3-1+U2；则，U3＝U+U1-1+U2-1+U3-1。
由此可见，在相同的初始状态下，积分模块410输出的串行电流、电压值，与图3中积分模块310输出的电流值、积分模块410输出的并行电压值相同，二者为等效电路。
若图3所示的电路为N阶，其通道数为K，延迟深度为M，则本发明中图4的积分模块410由N个延迟深度为KM的积分器串联而成，即每个积分器由KM个延迟寄存器串联，再与加法器相连。
同理，可以根据图3所示的梳状模块330、梳状模块360得到图5所示的等效电路。此等效电路由延迟深度为2的三个梳状单元串联组成，每个梳状单元由两个延迟寄存器和一个加法器构成。设初始状态时，延迟寄存器62存储的电流信号为I1-1，延迟寄存器65存储的电流信号为I2-1，延迟寄存器68存储的电流信号为I3-1；延迟寄存器61存储的电压信号为U1-1，延迟寄存器64存储的电压信号为U2-1，延迟寄存器67存储的电压信号为U3-1；梳状单元511与梳状单元512之间的电流信号为I1，梳状单元512与梳状单元513之间的电流信号为I2，由梳状单元513输出的电流信号为I3。第一拍时，设输入加法器63的电流信号为I，则电流信号I输入加法器63与延迟寄存器62输出的电流信号I1-1相减，得到输出结果I1，将I1分为两路，一路输入延迟寄存器64，一路传送给加法器66；电流信号I1输入加法器66与延迟寄存器65输出的电流信号I2-1相减，得到输出结果I2，将I2分为两路，一路输入延迟寄存器67，一路传送给加法器69；电流信号I2输入加法器69与延迟寄存器68输出的电流信号I3-1相减，得到输出结果I3。同时，电压信号U1-1从延迟寄存器61移至延迟寄存器62，电压信号U2-1从延迟寄存器64移至延迟寄存器65，电压信号U3-1从延迟寄存器67移至延迟寄存器68。
第一拍结束后，设梳状单元511与梳状单元512之间的电压信号为U1，梳状单元512与梳状单元513之间的电压信号为U2，由积分器413输出的电压信号为U3。第二拍时，设输入加法器63的电压信号为U，则电压信号U输入加法器63与延迟寄存器62输出的电压信号U1-1相减，得到结果U1，将U1分为两路，一路输入延迟寄存器64，一路传送给加法器66；电压信号U1输入加法器66与延迟寄存器65输出的电压信号U2-1相减，得到结果U2，将U2分为两路，一路输入延迟寄存器67，一路传送给加法器69；电压信号U2输入加法器69与延迟寄存器68输出的电压信号U3-1相减，得到输出结果U3。上述过程的表达式分别为第一拍，I1＝I-I1-1，I2＝I1-I2-1，I3＝I2-I3-1；则，I3＝I-I1-1-I2-1-I3-1。
第二拍，U1＝U-U1-1，U2＝U1-U2-1，U3＝U2-U3-1；则，U3＝U-U1-1-U2-1-U3-1。
由此可见，在相同的初始状态下，图5所示电路输出的串行电流、电压值，与图3中梳状模块330输出的电流值、梳状模块360输出的并行电压值相同，二者为等效电路。
若图3所示的电路为N阶，其通道数为K，延迟深度为M，则本发明中图5所示的梳状模块由N个延迟深度为KM的梳状单元串联而成，即每个梳状单元由KM个延迟寄存器串联，再与加法器相连。
抽取器420，实现对积分模块410输出码流的1/R抽取。抽取后，输出码率变为2fs/R。
梳状模块430，接收从抽取器420输入的串行码流。梳状模块430包括状态控制单元2、多路选择器1、梳状单元431、反馈单元432和多路选择器2。
状态控制单元2，向多路选择器1和多路选择器2输入状态控制信号。从1开始对系统时钟计数，计到6为止，再从1开始，如此反复。
状态控制单元2可以用两个独立的状态控制单元代替，分别向多路选择器1和多路选择器2输入状态控制信号。
若图3所示的电路为N阶，其通道数为K，延迟深度为M，则本发明中图4所示状态控制单元2从1开始对系统时钟计数，计到NKM为止，再从1开始，如此反复。
多路选择器1，根据状态控制单元2的计数值，在增量调制型转换的抽取滤波装置设定的第1、2控制节拍时，多路选择器1选通从抽取器410传送的数据；在装置设定的第3至第6拍时，多路选择器1选通从反馈单元432传送的数据。由多路选择器1输出的信号码率变为6fs/R。
状态控制单元2的计数值为1至6，可以设定为分别对应增量调制型转换的抽取滤波装置设定的第1至6拍，则有状态控制单元2计数为1、2时，对应装置设定的第1、2拍，多路选择器1选通从抽取器420传送的数据；状态控制单元2计数为3至6时，对应装置设定的第3至第6拍，多路选择器1选通从反馈单元432传送的数据。
若图3所示的电路为N阶，延迟深度为M，输入信号预处理模块400的信号通道数为K，各通道信号码率均为fs，则本发明图4中，当状态控制单元2计数为1至K时，多路选择器1选通从抽取器420过来的输入；当计数为K+1至NKM时，多路选择器1选通从反馈单元432传送的数据；由多路选择器1输出信号码率变为NKMfs/R。
梳状单元431，为如图6所示的结构，由六个延迟寄存器串联，再与加法器77相连。
若图3所示的电路为N阶，通道数为K，延迟深度为M，则本发明图4中，梳状单元431由NKM个延迟寄存器串联，再与加法器77相连。
反馈单元432，为如图7所示的结构，由延迟寄存器81和延迟寄存器82串联而成。
若图3所示的电路通道数为K，则本发明图4中，反馈单元432由K个延迟寄存器串联而成。
多路选择器2，根据状态控制单元2的计数值，在增量调制型转换的抽取滤波装置设定的第1至第4拍时，多路选择器2关闭，不输出数据；在装置设定的第5、6拍时，多路选择器2选通，将梳状单元431的结果输出，输出码率为2fs/R。
状态控制单元2计数为1至4时，对应装置设定的第1至4拍，多路选择器2关闭，不输出数据；状态控制单元2计数为5、6时，对应装置设定的第5、6拍，多路选择器2选通，将梳状单元431的结果输出。
若图3所示的电路为N阶，延迟深度为M，输入信号预处理模块400的信号通道数为K，各通道信号码率均为fs，则本发明图4中，当状态控制单元2计数为1至NKM-K时，多路选择器2关闭，不输出数据；当计数为NKM-K+1至NKM时，多路选择器2选通，将梳状单元431的结果输出，输出码率为Kfs/R。
图4中梳状模块430与图5所示电路的等效，下面为二者等效的证明过程。设初始状态时延迟寄存器71存储的电压信号为U3-1；延迟寄存器72存储的电流信号为I3-1；延迟寄存器73存储的电压信号为U2-1；延迟寄存器74存储的电流信号为I2-1；延迟寄存器75存储的电压信号为U1-1；延迟寄存器76存储的电流信号为I1-1；延迟寄存器81存储的信号为X；延迟寄存器82存储的信号为Y。
第一拍，多路选择器1选通抽取器420输入的信号，设其为电流信号I。I输入加法器77与延迟寄存器76输入的电流信号I1-1相减，得到结果I1，I1＝I-I1-1。多路选择器2关闭，I1输入延迟寄存器81存储，同时I输入延迟寄存器71；U3-1从延迟寄存器71移至延迟寄存器72；I3-1从延迟寄存器72移至延迟寄存器73；U2-1从延迟寄存器73移至延迟寄存器74；I2-1从延迟寄存器74移至延迟寄存器75；U1-1从延迟寄存器75移至延迟寄存器76；此时，反馈回路关闭，X从延迟寄存器81移至延迟寄存器82，替换Y。
第二拍，多路选择器1选通抽取器420输入的信号，设其为电压信号U。U输入加法器77与延迟寄存器76输入的电压信号U1-1相减，得到结果U1，U1＝U-U1-1。多路选择器2关闭，U1输入延迟寄存器81存储，同时
U输入延迟寄存器71；I从延迟寄存器71移至延迟寄存器72；U3-1从延迟寄存器72移至延迟寄存器73；I3-1从延迟寄存器73移至延迟寄存器74；U2-1从延迟寄存器74移至延迟寄存器75；I2-1从延迟寄存器75移至延迟寄存器76；此时，反馈回路关闭，I1从延迟寄存器81移至延迟寄存器82，替换X。
第三拍，多路选择器1选通反馈单元432回路，I1从延迟寄存器82输出，分别输入延迟寄存器71和加法器77。I1输入加法器77与延迟寄存器76输入的电流信号I2-1相减，得到结果I2，I2＝I1-I2-1。多路选择器2关闭，I2输入延迟寄存器81存储，同时U从延迟寄存器71移至延迟寄存器72；I从延迟寄存器72移至延迟寄存器73；U3-1从延迟寄存器73移至延迟寄存器74；I3-1从延迟寄存器74移至延迟寄存器75；U2-1从延迟寄存器75移至延迟寄存器76；U1从延迟寄存器81移至延迟寄存器82。
第四拍，多路选择器1选通反馈单元432回路，U1从延迟寄存器82输出，分别输入延迟寄存器71和加法器77。U1输入加法器77与延迟寄存器76输入的电压信号U2-1相减，得到结果U2，U2＝U1-U2-1。多路选择器2关闭，U2输入延迟寄存器81存储，同时I1从延迟寄存器71移至延迟寄存器72；U从延迟寄存器72移至延迟寄存器73；I从延迟寄存器73移至延迟寄存器74；U3-1从延迟寄存器74移至延迟寄存器75；I3-1从延迟寄存器75移至延迟寄存器76；I2从延迟寄存器81移至延迟寄存器82。
第五拍，多路选择器1选通反馈单元432回路，I2从延迟寄存器82输出，分别输入延迟寄存器71和加法器77。I2输入加法器77与延迟寄存器76输入的电流信号I3-1相减，得到结果I3，I3＝I2-I3-1，I3输入延迟寄存器81。由第一拍的运算结果I1＝I-I1-1，和第三拍的运算结果I2＝I1-I2-1可以得到I3＝I-I1-1-I2-1-I3-1。多路选择器2选通，输出I3。同时U1从延迟寄存器71移至延迟寄存器72；I1从延迟寄存器72移至延迟寄存器73；U从延迟寄存器73移至延迟寄存器74；I从延迟寄存器74移至延迟寄存器75；U3-1从延迟寄存器75移至延迟寄存器76；U2从延迟寄存器81移至延迟寄存器82。
第六拍，多路选择器1选通反馈单元432回路，U2从延迟寄存器82输出，分别输入延迟寄存器71和加法器77。U2输入加法器77与延迟寄存器76输入的电压信号U3-1相减，得到结果U3，U3＝U2-U3-1。由第二拍的运算结果U1＝U-U1-1，和第四拍的运算结果U2＝U1-U2-1可以得到U3＝U-U1-1-U2-1-U3-1。多路选择器2选通，输出U3。同时I2从延迟寄存器71移至延迟寄存器72；U1从延迟寄存器72移至延迟寄存器73；I1从延迟寄存器73移至延迟寄存器74；U从延迟寄存器74移至延迟寄存器75；I从延迟寄存器75移至延迟寄存器76；I3从延迟寄存器81移至延迟寄存器82。
若图3所示的电路阶数为N，延迟深度为M，输入信号预处理模块的信号通道数为K，则对多路选择器2的输入状态进行控制的状态控制单元2，从1计数到NKM，再从1开始反复计数，上述过程就需NKM拍完成。
由此可见，在相同的初始状态下，图4中梳状模块430与图5所示电路输出的电流、电压值相同，即二者等效。图5所示的电路与图3所示的梳状模块330、梳状模块360二者等效，所以图4梳状模块430与图3所示的梳状模块330、梳状模块360，二者等效。故，图3所示的现有技术中用于单项电表的3阶∑ΔADC抽取滤波装置结构与图4所示的本发明结构等效。
本发明图4所示的∑ΔADC抽取滤波装置，用于电能计量，其输入为电流码流I-bit、电压码流U-bit，若用于其他情况，输入将为不同的码流。
当然，图3所示的电路阶数N、延迟深度M和输入信号预处理模块的信号通道数K，可以是其他任意值，相应地，图4、图5电路各部分将进行与各变量数相关的改进。
参见图8，为本发明中用于单项电表的4阶∑ΔADC抽取滤波装置结构示意图，此时，N为4，M为1，K为2。
状态控制单元3、信号预处理模块800、抽取器820和反馈电路832与图4中相应结构相同。
积分模块810，由4个延迟深度为2的积分器串联。
状态控制单元4，向多路选择器3和多路选择器4输入状态控制信号。从1开始对系统时钟计数，计到8为止，再从1开始，如此反复。
状态控制单元4可以用两个独立的状态控制单元代替，分别向多路选择器3和多路选择器4输入状态控制信号。
多路选择器3，根据状态控制单元4的计数值，在增量调制型转换的抽取滤波装置设定的第1、2拍时，选通从抽取器820传送的信号；在装置设定的第3至8拍时，选通从反馈单元832传送的信号。由多路选择器3输出信号码率变为8fs/R。
状态控制单元4的计数值为1至8，可以设定为分别对应增量调制型转换的抽取滤波装置设定的第1至8拍，则有状态控制单元4计数为1、2时，对应装置设定的第1、2拍，多路选择器3选通从抽取器820传送的数据；状态控制单元2计数为3至8时，对应装置设定的第3至第8拍，多路选择器3选通从反馈单元832传送的数据。
梳状单元831，由八个延迟寄存器串联，再与一个加法器相连。
多路选择器4，根据状态控制单元4的计数值，在增量调制型转换的抽取滤波装置设定的第1至6拍时，多路选择器4关闭，不输出数据；在装置设定的第7、8拍时，多路选择器4选通，将梳状单元831的结果输出，输出码率为2fs/R。
状态控制单元4计数为1至6时，对应装置设定的第1至6拍，多路选择器4关闭，不输出数据；状态控制单元4计数为7、8时，对应装置设定的第7、8拍，多路选择器4选通，将梳状单元831的结果输出。
与图4的梳状模块430和图五所示电路等效类似，图8中的梳状模块830与由四个图5所示的梳状单元511串联而成的电路等效。
参见图9，为本发明中用于4通道的3阶∑ΔADC抽取滤波装置结构示意图，此时，N为3，M为1，K为4。
状态控制单元5，其输入为4倍于过采样频率的时钟。从0开始计数，计到3清零，再从0开始计，如此反复。
信号预处理模块900，实现对码流I-bit、码流U-bit、码流P-bit、码流Q-bit的并转串操作。信号预处理模块900由状态控制单元5控制，状态控制单元5计数为0时，选通I-bit通道；计数为1时，选通U-bit通道；计数为2时，选通P-bit通道；计数为3时，选通Q-bit通道。设过采样之后的并行输入I-bit、U-bit、P-bit、Q-bit的码率均为fs，经信号预处理模块900后码率变为4fs，其输出为串行信号I-in、U-in、P-in、Q-in......I-in、U-in、P-in、Q-in......。
积分模块910，由3个延迟深度为4的积分器串联。
抽取器920与图4中抽取器420相同。
状态控制单元6，对多路选择器5和多路选择器6进行控制，从1开始对系统时钟计数，计到12为止，再从1开始，如此反复。
状态控制单元6可以用两个独立的状态控制单元代替，分别向多路选择器5和多路选择器6输入状态控制信号。
多路选择器5，根据状态控制单元6的计算值，在增量调制型转换的抽取滤波装置设定的第1至4拍时，多路开关5选通从抽取器920传送的信号；在装置设定的第5至12拍时，多路选择器5选通从反馈单元932传送的数据。并且，由多路选择器5输出信号码率变为12fs/R。
状态控制单元6的计数值为1至12，可以设定为分别对应增量调制型转换的抽取滤波装置设定的第1至12拍，则有状态控制单元6计数为1至4时，对应装置设定的第1至4拍，多路选择器5选通从抽取器920传送的数据；状态控制单元6计数为5至12时，对应装置设定的第5至12拍，多路选择器5选通从反馈单元932传送的数据。
梳状单元931，由十二个延迟寄存器串联，再与一个加法器相连。
多路选择器6，根据状态控制单元6的计算值，在增量调制型转换的抽取滤波装置设定的第1至8拍时，多路选择器6关闭，不输出数据；在装置设定的第9至12拍时，多路选择器6选通，将梳状单元931的结果输出，输出码率为4fs/R。
状态控制单元6计数为1至8时，对应装置设定的第1至8拍，多路选择器6关闭，不输出数据；状态控制单元6计数为9至12时，对应装置设定的第9至12拍，多路选择器6选通，将梳状单元931的结果输出。
参见图10，为图9中梳状模块930的等效电路图，由梳状单元1001、梳状单元1002和梳状单元1003串联而成，每个梳状单元由4个延迟寄存器串联，再与加法器相连。与图4的梳状模块430和图五所示电路等效类似，图9中的梳状模块930和图10所示的电路等效。
由上述实施例可见，本发明提供的增量调制型转换的抽取滤波装置，大大减少了逻辑单元的数目，且电路结构紧凑，降低了芯片成本。
权利要求
1.一种增量调制型转换的抽取滤波装置，其特征在于，包含第一状态控制单元、信号预处理模块、积分模块、抽取器和梳状模块；所述的信号预处理模块，由第一状态控制单元控制，实现K通道输入信号的并转串操作，将输出的串行码流传送给积分模块；所述的积分模块，由N个积分器串联，N为积分模块的阶数；每个积分器包括KM个相互串联的延迟寄存器和一个加法器，M为积分器的延迟深度；输入各积分器的信号进入所述加法器，与所述串联的KM个延迟寄存器中第1个延迟寄存器输入的信号相加，输出结果分为两路，一路作为该积分器的输出，另一路输入与所述串联的KM个延迟寄存器中第KM个延迟寄存器；所述的抽取器，实现对积分模块输出码流的1/R抽取，R为抽取率；所述的梳状模块，与抽取器相连，输出串行码流。
2.如权利要求1所述的装置，其特征在于，所述的梳状模块包含第一、二多路选择器、梳状单元、反馈单元、第二状态控制单元；所述的第二状态控制单元，向第一、二多路选择器输入状态控制信号；所述的第一多路选择器，由第二状态控制单元控制，接收从抽取器和反馈单元传送的信号，在装置设定的第1至K拍时，多路选择器选通从抽取器传送的信号，在第K+1至NKM拍时，多路选择器选通从反馈单元传送的信号；所述的梳状单元，接收从第一多路选择器传送的信号，其由NKM个串联的延迟寄存器和一个加法器组成；从第一多路选择器输入的信号分两路，一路进入所述串联的NKM个延迟寄存器中的第1个延迟寄存器，一路进入所述加法器，与所述串联的NKM个延迟寄存器中的第NKM个延迟寄存器输出的信号相减，得到输出结果，输出分为两路，一路输入第二多路选择器，一路输入反馈单元；所述的反馈单元，由K个延迟寄存器串联而成，接收来自梳状单元的信号，并将输出信号传送给第一多路选择器；所述的第二多路选择器，由第二状态控制单元控制，接收从梳状单元传送的信号，在装置设定的第1至NKM-K拍时，所述的第二多路选择器关闭，不输出数据；在设定的第NKM-K+1至NKM拍时，所述的第二多路选择器选通，将梳状模块的结果输出。
3.如权利要求1所述的装置，其特征在于，所述梳状模块由N个梳状单元串联；每个梳状单元包括KM个相互串联的延迟寄存器和一个加法器；输入各梳状单元的信号分为两路，一路进入所述串联的KM个延迟寄存器中第1个延迟寄存器，一路进入加法器，与所述串联的KM个延迟寄存器中第KM个延迟寄存器输出的信号相减，输出结果作为梳状单元的输出。
4.如权利要求1、2或3所述的装置，其特征在于，所述的第一状态控制单元为计数器或实现状态控制的时序逻辑电路。
5.如权利要求2所述的装置，其特征在于，所述的第一、二状态控制单元为计数器或实现状态控制的时序逻辑电路。
6.如权利要求2所述的装置，其特征在于，所述第二状态控制单元为两个独立的状态控制单元，分别向第一、二多路选择器输入状态控制信号。
7.如权利要求1至3任一项所述的装置，其特征在于，所述信号预处理模块的输入为电流码流I-bit和电压码流U-bit。
全文摘要
本发明公开了一种增量调制型转换的抽取滤波装置，该装置包括第一状态控制单元、信号预处理模块、积分模块、抽取器和梳状模块。本发明在电路中加入简单的逻辑单元，如信号预处理模块和状态控制单元，将两路或两路以上信号通道码流合并为一路，大大削减了现有技术中加法器个数，使电路结构紧凑，且降低了芯片成本。
文档编号H03M1/12GK1964188SQ20061016222
公开日2007年5月16日 申请日期2006年12月6日 优先权日2006年12月6日
发明者范志军 申请人:北京中星微电子有限公司