专利名称：一种模拟信号采样装置的制作方法
技术领域：
本发明涉及模拟信号采样技术，特别涉及一种模拟信号采样装置。
背景技术：
对模拟信号进行采样是实现信号数字化的前提，现有技术中，一般采用互补金属氧化物半导体管(MOS，Metal Oxide Semiconductor)、电容器及运算放大器来组成采样电路。图1为现有采样电路的基本结构示意图，如图1所示，该采样电路包含四个开关sw1、sw2、sw3、sw4，两个电容Cs、Ci及一个运算放大器A，一般，参考信号REF的电位为所用运算放大器A电源高电平的二分之一，而开关sw1一般选用P沟道MOS管(PMOS管)，以有效防止钳位现象发生。当时钟信号PH1为1(高电平，如2.5V、3V、3.3V、5V，为了述说方便，选用5V作为高电平)，时钟信号PH2为0(低电平，如0V)时，开关sw1、sw3闭合，而sw2、sw4断开，此时，输入信号Vin通过sw1，参考信号REF通过sw3对电容Cs两端充电，电容Ci则保持上次的值；当时钟信号PH2为1，时钟信号PH1为0时，开关sw2、sw4闭合，而sw1、sw3断开，此时，电容Cs将保持在节点n2的电荷通过sw4传给了电容Ci，形成一个积分的动作，完成信号的采样。
但图1所示采样电路要求输入信号Vin要以参考信号REF电平(2.5V)为共模电平，而实际输入信号Vin一般是以0V为信号电平的共模点，因此需要对输入信号Vin进行一些处理，增加了采样电路的复杂性。如果直接输入信号Vin，由于图1中开关sw1为PMOS管，其栅极接入时钟信号，源极接入输入信号，漏极作为输出端，因此，加在PMOS管上栅电压电位最低为0V(时钟信号电平在低电平0V和高电平5V之间切换)，当输入信号低于PMOS管开启电压|Vt|时，将导致开关处于断开状态，不能对输入信号Vin进行采样。
申请号为02131732.1的专利申请公开了一种对低于电路中最低电位的模拟信号采样转换的方案，是针对图1所示采样电路不能对低于PMOS管开启电压的模拟信号进行采样提出的改进方案，如图2所示，图2为对低于电路中最低电位的模拟信号采样电路的实现方法示意图。
图2所示该模拟信号采样电路包括设置偏置电路，造出两个电平，使得PMOS管在相应时间段内处在导通或断开状态。
开关SW1受时钟信号CK的控制，当时钟信号CK为1时，开关SW1闭合，使得PMOS管栅极G点电位为预置的2V，此时，无论输入信号Vin处在(-1V～+1V)内的何值，PMOS管都不会导通，电容Cs保持上一次的值；当时钟信号CK为0时，开关SW1断开，电容C1一端节点n1处的电位由5V降至0V，由于电容C1没有充放电通路，因此电容C1两端电压不能突变，使得PMOS管栅极G点电位由2V降至-3V，并可以保持较长的一段时间，当输入信号Vin大于(-3V+|Vt|)时，PMOS管导通，对电容Cs充电，输出信号Vo＝Vin，完成对模拟信号的采样，也就是说，可以完成对一定范围内的负电压即大于(-3V+|Vt|)的采样。这里，Vt为PMOS管开启电压。
由上可见，当图2所示模拟信号采样电路进行采样时，PMOS管导通，其栅极上电压电位恒为-3V，源极上电压电位为Vin，源极与栅极的电位差为(-3-Vin)，因为PMOS管的导通电阻与源栅极的电位差有关，从而导致该模拟信号采样电路输出的采样信号Vo线性度较差。
发明内容
有鉴于此，本发明的主要目的在于提供一种模拟信号采样装置，能够提高采样信号的线性度。
为达到上述目的，本发明提供了一种模拟信号采样装置，该装置包含采样保持电路及偏置电路，其中，
采样保持电路，包括控制极输入端、第一电极输入端和第二电极输出端；控制极输入端接收来自偏置电路的第一输出信号VG，第一电极输入端接收输入信号VIN，并对来自偏置电路的第一输出信号VG及输入信号VIN进行比较如果第一输出信号VG与输入信号VIN之差绝对值大于采样保持电路的开启电压|Vt|，对输入信号VIN进行采样，第二电极输出端输出第二输出信号Vo；否则，第二电极输出端输出的第二输出信号Vo保持上一时刻的电平；偏置电路，包括信号输入端、第一参考信号输入端、第二参考信号输入端、第一时钟信号输入端、第二时钟信号输入端和控制输出端；信号输入端接收输入信号VIN，第一参考信号输入端接收参考高电平信号VDD，第二参考信号输入端接收参考低电平信号VSS，第一时钟信号输入端接收第一时钟信号Ph1，第二时钟信号输入端接收第二时钟信号Ph2，并在第一时钟信号Ph1和第二时钟信号Ph2控制下，控制输出端输出第一输出信号VG给采样保持电路32。
较佳地，所述偏置电路包括开关SW1、SW2及SW3以及电容Ci，其中，开关SW1与开关SW2并接在电路中，开关SW1一端接收参考高电平信号VDD，另一端与电容Ci的一端相连；开关SW2接收参考低电平信号VSS，另一端与电容Ci的一端相连；开关SW3的作为偏置电路的信号输入端的一端接收输入信号VIN，开关SW3的作为所述偏置电路的输出端的另一端与电容Ci的另一端相连；第一时钟信号Ph1同时控制开关SW1与开关SW3的导通和断开，第二时钟信号Ph2控制开关SW2的导通和断开；电容Ci的另一端作为偏置电路的输出端输出第一输出信号VG。
较佳地，所述采样保持电路包括晶体管及电容Cs；晶体管的第一电极接收输入信号VIN，第二电极与电容Cs的一端相连，输出第二输出信号Vo，控制极接收来自偏置电路的第一输出信号VG。
电容Cs的另一端接地。
较佳地，所述晶体管为PMOS管，PMOS管栅极为控制极，源极为第一电极，漏极为第二电极。
较佳地，所述参考高电平信号VDD电位为1.8V或2.5V或3V或3.3V或5V；所述参考低电平信号VSS电位为0V。
当第一时钟信号Ph1为1、第二时钟信号Ph2为0，此时，开关SW1和开关SW3闭合，开关SW2断开，电容Ci输入端电位为VDD，输出端电位为VIN，PMOS管的栅极电位为VIN，源极电位亦为VIN，栅源间电位差为0，PMOS管处于断开状态，电容Cs保持上一个时刻的电平，第二输出信号Vo处于保持状态；当第一时钟信号Ph1由1变为0、第二时钟信号Ph2为0时，开关SW1、SW2、SW3断开，电容Ci两端保持上一个时刻的电平，PMOS管栅源间电位差为0，处于断开状态，电容Cs保持着上一个时刻的电平，第二输出信号Vo处于保持状态；当第一时钟信号Ph1为0、第二时钟信号Ph2由0变为1时，开关SW1、SW3断开，开关SW2闭合，电容Ci输入端电位由1变为0，电容Ci输出端电位被拉到(VIN-VDD)，PMOS管栅极电位为(VIN-VDD)，而源极电位为VIN，PMOS管栅源间电位差为(-VDD)，PMOS管导通，对电容Cs进行充电，同时对输入信号VIN进行采样，输出第二输出信号Vo＝VIN；当第一时钟信号Ph1为0、第二时钟信号Ph2由1变为0时，开关SW1、SW2、SW3断开，电容Ci两端保持上一个时刻的电平，PMOS管栅源间电位差为(-VDD)，仍处于导通状态，继续对电容Cs进行充电，同时对输入信号VIN进行采样，输出第二输出信号Vo＝VIN；然后，第一时钟信号Ph1由0变为1、第二时钟信号Ph2为0，如此循环往复，完成对模拟信号的采样和保持。
由上述的技术方案可见，本发明提供的模拟信号采样装置，通过设置偏置电路，使得采样保持电路内晶体管在相应的时间段内处在导通或断开状态当晶体管在导通状态时，晶体管控制极与第一电极间电位差保持恒定，不随输入电压信号变化而变化，实现对输入模拟信号的高线性度采样；当晶体管在断开状态时，对高线性度的采样信号进行保持。本发明装置完成了对模拟信号的高线性度采样过程，而且，对低于电源负极电压的模拟信号，也实现了高线性度的采样。
本发明装置可作为高分辨率的模拟信号到数字信号转换器的前级，特别是在电表测量芯片的应用中具有重要的意义。
图1是现有采样电路的基本结构示意图；图2是对低于电路中最低电位的模拟信号采样电路的实现方法示意图；图3是本发明模拟信号采样装置结构示意图；图4是基于图3的一个较佳实施例的结构示意图。
具体实施例方式
本发明的核心思想是设置偏置电路，使得采样保持电路内晶体管在相应的时间段内处在导通或断开状态当晶体管在导通状态时，晶体管控制极与第一电极间电位差保持恒定，不随输入电压信号变化而变化，实现对输入模拟信号的高线性度采样；当晶体管在断开状态时，对高线性度的采样信号进行保持。
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图及具体实施例对本发明作进一步地详细描述。
图3是本发明模拟信号采样装置结构示意图，如图3所示，该装置包含采样保持电路32及偏置电路31，并给出了时钟信号的示意，各单元电路介绍如下采样保持电路32，控制极输入端接收来自偏置电路31的第一输出信号VG，第一电极输入端接收输入信号VIN，并对来自偏置电路31的第一输出信号VG及输入信号VIN进行比较如果第一输出信号VG与输入信号VIN之差的绝对值大于采样保持电路的开启电压|Vt|，采样保持电路对输入信号VIN进行采样，第二电极输出端输出第二输出信号Vo；否则，第二电极输出端输出的第二输出信号Vo保持上一时刻的电平。
偏置电路31，信号输入端接收输入信号VIN，第一参考信号输入端接收参考高电平信号VDD，第二参考信号输入端接收参考低电平信号VSS，第一时钟信号输入端接收第一时钟信号Ph1，第二时钟信号输入端接收第二时钟信号Ph2，并在第一时钟信号Ph1和第二时钟信号Ph2控制下，输出第一输出信号VG给采样保持电路32。
图3所示装置的工作原理为当第一时钟信号Ph1有效，第二时钟信号Ph2无效时，第一参考信号输入端及信号输入端导通，第二参考信号输入端断开，偏置电路31的控制输出端与信号输入端导通，输出的第一输出信号VG＝VIN，此时，采样保持电路32控制极输入端的输入信号为VG，第一电极输入端的输入信号为VIN，控制极与第一电极的电位差为0，第二电极输出的第二输出信号Vo保持上一个时刻的电平；当第一时钟信号Ph1无效，第二时钟信号Ph2有效时，第一参考信号输入端及信号输入端断开，第二参考信号输入端导通，偏置电路31的控制输出端与信号输入端断开，偏置电路31输出的第一输出信号VG被拉到(VIN-VDD+VSS)，此时，采样保持电路32控制极输入端的输入信号为(VIN-VDD+VSS)，第一电极输入端的输入信号仍为VIN，控制极与第一电极的电位差为(-VDD+VSS)，第二电极输出的第二输出信号Vo＝VIN，对模拟信号进行采样。
图4是基于图3的一个较佳实施例的结构示意图，如图4所示，该模拟信号采样装置包含采样保持电路31及偏置电路32，并给出了时钟信号的示意。
其中，采样保持电路32，用于对输入信号VIN进行采样及保持，包含晶体管401及电容Cs，晶体管401的第一电极接收输入信号VIN，第二电极与电容Cs的一端相连，控制极接收来自偏置电路31的第一输出信号VG。
电容Cs的另一端接地。
本实施例中，晶体管401是PMOS管，PMOS管的栅极即为控制极，源极为第一电极，漏极为第二电极。
偏置电路32，包含开关SW1、开关SW2、开关SW3及电容Ci。
开关SW1与开关SW2并接在电路中，开关SW1一端接收参考高电平信号VDD，另一端与电容Ci的一端相连；开关SW2接收参考低电平信号VSS，另一端与电容Ci的一端相连；开关SW3的作为偏置电路的信号输入端的一端接收输入信号VIN，开关SW3的作为偏置电路的输出端的另一端与电容Ci的另一端相连。
第一时钟信号Ph1同时控制开关SW1与开关SW3的导通和断开，第二时钟信号Ph2控制开关SW2的导通和断开。
电容Ci的作为偏置电路的输出端的另一端输出第一输出信号VG。
在本实例中，参考高电平信号VDD电位可以为1.8V或2.5V，也可以是3V或3.3V或5V，参考高电平信号VDD电位的大小影响模拟信号负电压的采样范围(对＜-VDD+|Vt|的模拟信号不能进行采样)，在实际应用中，可以根据需要设置参考高电平信号VDD电位，一般地，参考低电平信号VSS电位为0V。设置第一时钟信号Ph1为1时，开关SW1和开关SW3有效，即处于闭合状态，第二时钟信号Ph2为1时，开关SW2有效，当然，在实际使用中，也可以设置第一时钟信号Ph1为0时，开关SW1和开关SW3有效，第二时钟信号Ph2为0时，开关SW2有效。
当第一时钟信号Ph1为1、第二时钟信号Ph2为0时，开关SW1和开关SW3闭合，开关SW2断开，电容Ci输入端电位为VDD，输出端电位为VIN，PMOS管栅极电位为VIN，源极电位亦为VIN，栅源间电位差为0，PMOS管处于断开状态，电容Cs保持着上一个时刻的电平，漏极输出的第二输出信号Vo处于保持状态。
当第一时钟信号Ph1由1变为0、第二时钟信号Ph2为0时，开关SW1、SW2、SW3断开，电容Ci两端保持上一个时刻的电平即输入端电位为VDD，输出端电位为VIN，PMOS管栅源间电位差为0V，处于断开状态，电容Cs保持着上一个时刻的电平，漏极输出的第二输出信号Vo处于保持状态。
当第一时钟信号Ph1为0、第二时钟信号Ph2由0变为1时，开关SW1、SW3断开，开关SW2闭合，电容Ci输入端电位由1变为0即由VDD降到0V，因为电容Ci两端的电压不能突变，使得电容Ci输出端电位被拉到(VIN-VDD)，PMOS管栅极电位为(VIN-VDD)，而源极电位为VIN，栅源间电位差为(-VDD)，PMOS管导通，对电容Cs进行充电，同时对输入信号VIN进行采样，漏极输出的第二输出信号Vo＝VIN，完成对模拟信号的采样，而且，由于栅源间电位差(-VDD)保持恒定，不随输入电压VIN变化而变化，不仅可以完成对于一定范围内的负电源电压即大于(-VDD+|Vt|)的电压的采样，而且，使得采样信号线性度高。
当第一时钟信号Ph1为0、第二时钟信号Ph2由1变为0时，开关SW1、SW2、SW3断开，电容Ci两端保持上一个时刻的电平，即电容Ci输入端电位为0，输出端电位为(VIN-VDD)，PMOS管栅源间电位差为-VDD，仍处于导通状态，继续对电容Cs进行充电，同时漏极输出的第二输出信号Vo＝VIN，继续采样。
之后，第一时钟信号Ph1由0变为1、第二时钟信号Ph2为0，如此循环往复，就完成了对模拟信号的采样和保持，同时，也可以对低于电源负极电压的模拟信号进行高线性度的采样，在电表测量芯片中，可作为高分辨率和高线性度的模拟信号到数字信号转换器的前级。
以上举较佳实施例，对本发明的目的、技术方案和优点进行了进一步详细说明，所应理解的是，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种模拟信号采样装置，其特征在于，该装置包含采样保持电路及偏置电路，其中，采样保持电路，包括控制极输入端、第一电极输入端和第二电极输出端；控制极输入端接收来自所述偏置电路的第一输出信号VG，第一电极输入端接收输入信号VIN，并对来自所述偏置电路的第一输出信号VG及所述输入信号VIN进行比较如果所述第一输出信号VG与所述输入信号VIN之差绝对值大于所述采样保持电路的开启电压|Vt|，对所述输入信号VIN进行采样，所述第二电极输出端输出第二输出信号Vo；否则，所述第二电极输出端输出的所述第二输出信号Vo保持上一时刻的电平；偏置电路，包括信号输入端、第一参考信号输入端、第二参考信号输入端、第一时钟信号输入端、第二时钟信号输入端和控制输出端；信号输入端接收所述输入信号VIN，第一参考信号输入端接收参考高电平信号VDD，第二参考信号输入端接收参考低电平信号VSS，第一时钟信号输入端接收第一时钟信号Ph1，第二时钟信号输入端接收第二时钟信号Ph2，并在所述第一时钟信号Ph1和所述第二时钟信号Ph2控制下，控制输出端输出所述第一输出信号VG给所述采样保持电路32。
2.如权利要求1所述的装置，其特征在于，所述偏置电路包括开关SW1、SW2及SW3以及电容Ci，其中，开关SW1与开关SW2并接在电路中，所述开关SW1一端接收所述参考高电平信号VDD，另一端与所述电容Ci的一端相连；所述开关SW2接收所述参考低电平信号VSS，另一端与所述电容Ci的一端相连；开关SW3的作为所述偏置电路的信号输入端的一端接收所述输入信号VIN，开关SW3的作为所述偏置电路的输出端的另一端与所述电容Ci的另一端相连；第一时钟信号Ph1同时控制所述开关SW1与开关SW3的导通和断开，第二时钟信号Ph2控制所述开关SW2的导通和断开；所述电容Ci的另一端作为所述偏置电路的输出端输出所述第一输出信号VG。
3.如权利要求1或2所述的装置，其特征在于，所述采样保持电路包括晶体管及电容Cs；晶体管的第一电极接收所述输入信号VIN，第二电极与所述电容Cs的一端相连，输出所述第二输出信号Vo，控制极接收来自所述偏置电路的第一输出信号VG，所述电容Cs的另一端接地。
4.如权利要求3所述的装置，其特征在于，所述晶体管为PMOS管，PMOS管栅极为所述控制极，源极为所述第一电极，漏极为所述第二电极。
5.如权利要求2所述的装置，其特征在于，所述参考高电平信号VDD电位为1.8V或2.5V或3V或3.3V或5V；所述参考低电平信号VSS电位为0V。
6.如权利要求4所述的装置，其特征在于当所述第一时钟信号Ph1为1、所述第二时钟信号Ph2为0，此时，所述开关SW1和开关SW3闭合，所述开关SW2断开，所述电容Ci输入端电位为VDD，输出端电位为VIN，所述PMOS管的栅极电位为VIN，源极电位亦为VIN，栅源间电位差为0，所述PMOS管处于断开状态，所述电容Cs保持上一个时刻的电平，所述第二输出信号Vo处于保持状态；当所述第一时钟信号Ph1由1变为0、所述第二时钟信号Ph2为0时，所述开关SW1、SW2、SW3断开，所述电容Ci两端保持上一个时刻的电平，所述PMOS管栅源间电位差为0，处于断开状态，所述电容Cs保持着上一个时刻的电平，所述第二输出信号Vo处于保持状态；当所述第一时钟信号Ph1为0、所述第二时钟信号Ph2由0变为1时，所述开关SW1、SW3断开，所述开关SW2闭合，所述电容Ci输入端电位由1变为0，所述电容Ci输出端电位被拉到(VIN-VDD)，所述PMOS管栅极电位为(VIN-VDD)，而源极电位为VIN，所述PMOS管栅源间电位差为(-VDD)，所述PMOS管导通，对所述电容Cs进行充电，同时对所述输入信号VIN进行采样，输出所述第二输出信号Vo＝VIN；当所述第一时钟信号Ph1为0、所述第二时钟信号Ph2由1变为0时，所述开关SW1、SW2、SW3断开，所述电容Ci两端保持上一个时刻的电平，所述PMOS管栅源间电位差为(-VDD)，仍处于导通状态，继续对电容Cs进行充电，同时对所述输入信号VIN进行采样，输出所述第二输出信号Vo＝VIN；然后，所述第一时钟信号Ph1由0变为1、所述第二时钟信号Ph2为0，如此循环往复，完成对模拟信号的采样和保持。
全文摘要
本发明公开了一种模拟信号采样装置，包含采样保持电路及偏置电路，通过设置偏置电路，使得采样保持电路内晶体管在相应的时间段内处在导通或断开状态当晶体管在导通状态时，晶体管控制极与第一电极间电位差保持恒定，不随输入电压的变化而变化，实现对输入模拟信号的高线性度采样；当晶体管在断开状态时，对高线性度的采样信号进行保持。本发明装置完成了对模拟信号的高线性度采样过程，而且，对低于电源负极电压的模拟信号，也实现了高线性度的采样。
文档编号H03M1/34GK1964197SQ20061016231
公开日2007年5月16日 申请日期2006年12月11日 优先权日2006年12月11日
发明者孙涛 申请人:北京中星微电子有限公司