专利名称：实现异步延迟的电子电路的制作方法
技术领域：
本发明涉及一种实现异步延迟的电路。
技术背景在S. Temple禾口 S.B. Furber的标题为"On-chip timing reference for self-timed microprocessor"的发表文献中描述了一种延迟电路，该文 献在2000年5月的"Electronics Letters" (vol 36， No.l 1)(第942页到第943页)中出版。这种电路包括一连串延迟元件和相关的复用器， 以便能够在输入端的信号和输出端的信号之间选择延迟量。典型地，每个延迟元件包括一连串反相器电路，其中，利用经由 反相器的电阻性输出阻抗来对节点电容进行充电所需的时间，来实现 延迟时间。所需的反相器的数量正比于延迟。这意味着如果需要大的 延迟则需要大的电路。用于实现大的延迟的一种可选方法是使用具有计数器的同步电 路，该计数器计算预定数量的时钟脉冲以实现延迟。然而，在该方法 中，仅能实现在由时钟定义的时间点处开始和结束的同步延迟，而不 能实现可在任意时间点处开始和结束的异步延迟。发明内容本发明的目的是提供一种实现异步延迟的电路，其中，实现延迟 所需的电路大小随着延迟而增加，但比延迟增加的更少。根据权利要求l，本发明提供了一种电子电路。该电子电路实现 了对开始信号的时间连续的延迟响应。如本文所用的，"时间连续" 意味着没有离散时间点限制(如独立时钟所定义的)，从而，开始点 的定时中的任何改变都会在响应中引起相应的等效改变。通过在对单个开始信号生成响应之前，响应于该开始信号，多次激活同一基本延 迟电路，来实现延迟。当该单个开始信号开始时，该电路发送一系列 信号到基本延迟电路，所述一系列信号中的每个后续信号在在先信号 已从基本延迟电路出现之后开始。在受控数量的信号已通过基本延迟 电路之后，生成延迟的响应。在受控数量的信号之后终止所述一系列 信号，使得该电路能够接着在独立于在先信号的定时的时间连续的时 间段之后接收下一个信号。优选地，该电路被构造为经由每次使相同系列的信号通过基本 延迟电路，对称地(具有相同延迟)响应于开始信号中彼此相反极性 的跳变。在一个实施例中，通过异步序列发生器电路来生成所述一系列信 号。该序列发生器响应于该开始信号而在第一信号交换接口处开始第 一信号交换。分别响应于在前一个有序信号交换接口处的信号交换的 完成，开始在后续有序信号交换接口处的后续信号交换。信号交换复 用器对发向同一基本延迟电路的所有信号交换的开始进行路由，其中 在由延迟电路确定的延迟之后延迟电路确认每个信号交换。在基本延迟电路的前面可以使用一连串这些序列发生器电路-信 号交换复用器的组合。由此能够实现根据组合的数量而指数增加的延 迟。可选地，可以将延迟电路合并在还包括启动电路的振荡环中，该 启动电路由控制电路控制以暂时地启动该环，直至振荡环已生成了预 定数量的信号为止。在一个实施例中，该电路被配置为对在该电路响应于开始信号 之前通过延迟电路的信号的数量进行编程。可以用多种方法来实现编 程。例如，在基于序列发生器的设计中，通过(在编程信息的控制下) 选择性地对一个或多个序列发生器电路-信号交换复用器的组合进行 旁路。在另一个实例中，可以通过(在编程信息的控制下)选择性地 对部分有序信号交换接口进行"短路"，例如通过确认在这些被选接 口处的信号交换而不通过延迟电路而等待延迟，来实现编程。在基于 振荡环计数器的设计中，可以例如利用可编程计数器来对信号数量进
行计数。
将利用以下附图，通过非限制性的实例来说明本发明的各种目的 和优势。图1示出了通过重用基本延迟来实现复合延迟组件的电路。图2示出了复合延迟电路的信号交换(handshake)实现。图3示出了电路工作的时序图。图4示出了序列发生器电路。图5示出了可选的时序图。图6、图6b示出了串接在一起的延迟电路。图7示出了具有振荡环的延迟电路。
具体实施方式
图1示出了用于实现异步延迟的电路结构。该电路包括数据处理 电路10、延迟重复电路12以及延迟电路14。数据处理电路10具有 信号交换接口 11，其耦接到延迟重复电路12，延迟重复电路12进而 具有连到延迟电路14的信号交换接口。在工作中，延迟重复电路12 从数据处理电路IO接收请求信号，并且作为响应而使得一系列信号 通过延迟电路14，其中，第一信号是响应于该请求而开始的，每个 后续信号是在前一信号已经通过延迟电路M之后而幵始的。 一旦已 经有预定数量的信号通过了延迟电路14，则延迟重复电路12就将确 认信号返回到数据处理电路，以作为对初始请求信号的响应。对于不同电路之间的接口，术语"信号交换接口"包括任何类型 的用于交换信号的连接，该信号用于指示请求和对该请求的确认以及 对请求和确认信号的定义。 一个标准实例为四相信号交换接口，其包 括两个导体， 一个导体用于将电压升高为请求信号，另一个导体用于 将电压升高为确认信号，之后通过相继地降低电压来完成信号交换。 一般地，信号交换接口的使用意味着将接口电路构造为通常，在已 接收到响应于在先请求的确认之前不会生成新的请求，并且直至已接 收到新的请求后才会生成新的确认。在四相信号交换接口的情况下， 进一步地，将电路构造为通常，在升高确认导体的电压之前不会降 低请求导体的电压，并且在降低请求导体的电压之前不会降低确认导 体的电压。信号交换接口的另一个实例为同样具有两个导体的两相信号交 换接口，但是其中，请求和确认信号涉及从之前的逻辑电平的改变， 而不返回到该逻辑电平。另一个实例为单导体接口，其中，通过从一 端升高导体上的电压来指示请求，并且通过从另一端降低电压来指示 确认。由于在延迟重复电路12响应于数据处理电路10之前，延迟重复 电路12确保延迟电路14必须传递多个连续的信号，因此可以使用获 得少量延迟的延迟电路14来产生长得多的延迟。将描述延迟重复电 路12的各种实现。图2示出了通过进一步的信号交换接口来实现异步延迟的实施 例。延迟重复电路12包括序列发生器(s叫uencer)电路120和信号 交换复用器电路124。序列发生器电路120具有耦接到信号交换接口 11的被动信号交换端以及耦接到信号交换复用器电路124的被动信 号交换端的主动信号交换端122a、 122b。信号交换复用器电路124 具有耦接到延迟电路14的输入端的请求输出端以及耦接到延迟电路 14的输出端的确认输入端。在工作中，数据处理电路IO执行数据处理功能(其具体性质与 本发明无关)。在执行该功能期间的某些阶段中，数据处理电路生成 在信号交换接口 11处发向延迟重复电路12的请求信号，并且在延迟 之后接收确认信号。图3示出了该信号交换的时序。该图示出了来自数据处理电路 10的请求信号R0、在第一信号交换端122a处来自序列发生器120 的第一请求信号R1、在第一信号交换端122a处的相应第一确认信号 Al、在第二信号交换端122b处来自序列发生器120的第二请求信号 Rl、在第二信号交换端122a处的相应确认信号Al以及从序列发生 器120返回到数据处理电路的确认信号AO的迹线。
在第一时间点tO处，数据处理电路10升高请求信号RO。作为响 应，序列发生器120在第一信号交换端122a处升高请求信号R1。信 号交换复用器124将该请求信号传递到延迟电路128。在延迟间隔 D+之后，延迟电路14接着将该信号作为确认而传回到信号交换复用 器124，信号交换复用器124将该确认作为确认信号Al而发回到发 出了相应请求的信号交换端122a。然后，序列发生器120在第一信号交换端122a处降低请求信号 Rl。作为响应，信号交换复用器124也降低发向延迟电路128的请 求信号。在延迟间隔D-后，延迟电路14接着降低其输出信号。(此 处，D+和D-是分别对于正和负跳变(transition)的响应的延迟时间。 优选地，将该电路设计为使得这些延迟时间相等，但是在实践中可能 存在差异)。作为响应，信号交换复用器124降低发向第一信号交换 端122a的确认信号Al。然后，序列发生器升高接口 11中的确认信 号A0。应当注意，该跳变是在信号RO中出现升高跳变之后、在D十 加D-(当D+和D-相等时则是基本延迟的两倍)的延迟之后发生的。然后，序列发生器120等待R0中的下降跳变，并且随后在其第 二信号交换端122b处重复整个序列。序列发生器120在第二信号交 换端122b处升高请求信号R2。信号交换复用器124将该请求信号传 递到延迟电路128。在延迟间隔D+之后，延迟电路14接着将该信号 作为确认而发回到信号交换复用器124，信号交换复用器124将该确 认作为确认信号A2而发回到发送了相应请求的信号交换端122b。然 后，序列发生器120降低请求信号R2，信号交换复用器124降低发 向延迟电路128的请求信号。在延迟间隔D-后，延迟电路14接着降 低其输出信号。作为响应，信号交换复用器124降低发向第二信号交 换端122b的确认信号A2。响应于在第二信号交换端122b处确认信号A2的降低，序列发生 器120降低发向数据处理电路10的确认信号A0。从初始时间点t0 到时间点tl的延迟定义了信号交换的总延迟，其中，在时间点tl处 降低了发向数据处理电路10的确认信号A0。该总延迟包括D+加D-的延迟的两倍，其中D+加D-的延迟是延迟电路128通常所引入的延 迟。应当注意，在该实现中，序列发生器120被用来响应于在第一信 号交换端122a处确认信号Al的降低，升高发向数据处理电路10的 确认信号AO。类似地，序列发生器120响应于来自数据处理电路10 的请求信号RO的降低，升高在其第二信号交换端122b处的请求信 号R1。因此，序列发生器120在来自数据处理电路IO的请求信号的 升高之后，在升高发向数据处理电路10的确认信号之前，实现了0+ 加D-的延迟。类似地，序列发生器120在来自数据处理电路10的请 求信号的降低之后，在降低发向数据处理电路10的确认信号之前， 实现了所述D+加D-的延迟。结果，在输出信号AO处，在返回输入信号RO中的每次跳变之 前，该跳变被延迟了两倍的延迟周期。在实践中，由于重复电路12 中的内部延迟，总延迟会略微更大。图4示出了这种序列发生器电路120的实施例，其包括AND门 30、 36， OR门34、 39以及C元件32、 38 (用圆圈来指示反相)。C 元件是用于异步电路设计的传统组件电路。基本上，它们是设置/重 置锁存电路，当两个输入都高时对其进行设置，而当两个输入都低时 对其进行重置(如图所示进行反相)。该电路包括通过节点35连接的 两个电路部分。将第一电路部分(30、 32、 34)配置为 一旦信号交 换R1/A1完成就升高节点35处的逻辑电平，而一旦请求信号R0被 降低就降低节点35处的逻辑电平。将第二电路部分(36、 38、 39) 配置为 一旦节点35处的逻辑电平被升高就升高确认信号A0， 一旦 节点35处的逻辑电平被降低就开始信号交换R2/A2，以及一旦信号 交换A1/R1完成就降低确认信号AO。尽管未示出，最初可能需要用 重置输入来重置C元件(到逻辑低)。应当注意，实际上，执行序列发生器、复用器和延迟电路的操作 的信号交换组件的实现是已知的。例如，复用器可以包括OR门， 用以根据其输入端处的请求信号生成发向延迟电路14的请求信号； 以及C元件，用以当请求输入与确认输入一起为高和低时，分别升 高和降低相应的确认输出。存在不同的等效实现，并且可以用任何实
现来获得上述信号。
应当注意，实例中所用的信号仅表示用于电路实现的实例的信 号。可能存在不同的实现，这些实现可能导致不同的信号组合。例如， 可以用多种方式来实现等效信号交换，例如，其它实现可以对该信号
或者该信号的一部分使用反相形式的信号。此外，在产生图3信号的 特定实现中，对所有组件都使用了四相信号交换信令(其中，信号交 换涉及请求和确认信号的判定(assertion)以及它们向初始值的返回)。 图5示出了可选信令，其中，使用两相协议，并且仅将单信号沿 用于发送请求或确认信号。由于有两个信号交换通过延迟电路128， 所以这些信号实现了与图2的信号相同的信号交换抽象组合，具有延 迟D+加D-。在两相实现中，请求和确认信号不在一次信号交换中返 回到其初始电平。在下一个后续信号交换中，将使用相反方向的跳变 来发送请求和确认信号，从而在该信号交换之后信号返回到其初始电 平。
然而，用于两相信号交换协议的信号交换复用器的实现通常比用 于四相信号交换协议的信号交换复用器更复杂。因此，至少在序列发 生器120和信号交换复用器124之间的信号交换接口处使用四相信号
交换信号是有利的。
还应当注意，在四相协议中，可以自由地实现对部分信号跳变的 时序的选择。例如，在其它实现中，序列发生器120可以响应于在其 第一信号交换端122a处信号交换的完成，升高在其第二信号交换端 122b处的请求信号R2，并且在完成了第二信号交换端122a处的信号 交换之后，升高确认信号AO，由此在请求信号RO的升高和确认信号 AO的升高之间产生D+加D-的两倍的延迟。在这种情况下，序列发 生器120通过不加延迟地降低确认信号AO来响应于请求信号RO的 降低。可以将这类电路用于对请求的升高跳变和下降跳变的延迟不需 要对称性的应用中。相反地，在另一个实现实例中，序列发生器120 可以响应于请求信号R1的升高而不加延迟地升高确认信号，并延迟 确认信号的降低。
尽管针对包含耦接到双输入端信号交换复用器的双输出端序列
发生器而描述了本发明，但是应当理解，可以使用耦接到具有更多输 入端的信号交换复用器的、具有更多输出端的序列发生器，从而在信 号交换完成之前，该延迟电路将发生更大量的延迟。可以通过将序列 发生器和复用电路的多个组合串接起来实现相同的效果。
图6示出了在输入端接口和延迟电路之间设置了序列发生器40a 和复用电路40b的多个组合40的电路。可以通过这种方式串接任意 数量的组合，从而使得延迟随着组合数量而指数增长。实际上，可以 将该电路视为具有复合延迟电路的电路，其中，复合延迟电路是包括 序列发生器、信号交换复用电路以及基本延迟电路或另一复合延迟电 路的信号交换链。
图7示出了延迟电路的进一步实现。该电路包括计数器电路50、 异或门51以及振荡环，振荡环包括启动(enable)电路52、延迟电 路14和反相器56 (尽管示出独立的电路，但是应当注意，可以将反 相器、延迟和/或启动功能组合在一个电路中)。异或门51具有耦接 到总延迟电路的总输入端和计数器电路50的输出端的输入端。异或 门51具有耦接到启动电路52的控制输入端的输出端。将延迟电路 54的输出端耦接到计数器电路50的时钟输入端。计数器电路50的 输出端是总延迟电路的总输出端。将计数器电路50配置为每当计 数了 N个时钟跳变之后触发其输出信号。
在工作中，总输入端处的信号跳变导致振荡电路环被启动，直到 其产生了N个时钟脉冲为止，这是由计数器电路50所指示的。为了 确保当振荡环被禁止时没有新的跳变进入延迟电路14，来自51的禁 止信号必须在N个时钟信号中的最后一个之前到达启动电路52。因 此，在驱动计数器50的信号进入启动电路52之前，对其延迟一个时 间段，该时间段匹配于50和51的延迟。在图7的实施例中，假设反 相器56的延迟可以确保这种情况。否则，可以向反相器56串联地添 加附加延迟电路(或者如果用其它方法来实现该环上的反相则替换反 相器56)。
然而，应当注意，可以用其它方法来解决该问题。例如，如果保 证只有在足够的延迟之后总输入端处的跳变才会接着总输出端处的
信号跳变而出现，则计数器电路50可以将其输入端耦接到启动电路 52的输出端。可以包括一种电路来施加这种延迟，例如，通过将确 认信号或后续的请求信号延迟使跳变通过延迟电路14所需的时间。 在图7的电路中，在总输入端处的两个极性的跳变导致振荡环被启 动。从而，该电路具有对称的特性其实质上在延迟电路14的N倍 延迟之后响应于升高和降低跳变。
应当注意，存在可选的实现，其中，振荡环被控制为具有相同的 效果。例如，可以通过任何状态机来代替异或电路51和计数器电路 50，该状态机具有如下特性响应于请求信号而向第一状态进行跳变， 从第一状态启动振荡环，响应于N个时钟脉冲进行N次跳变，直至 到达了状态机禁止该环并随后返回对该请求信号的确认的状态。这种 状态机的最有效的实现包括计数器。在另一个实例中，可以用一连串 计数器来代替异步计数器电路。
尽管在许多应用中希望电路对称地响应于彼此相反极性的跳变， 但并不是对于所有的应用都需要如此。因此，在其它应用中，可以将 电路配置为在振荡器产生了 N个脉冲之后，直接地或者在另一类 跳变后的不同数量脉冲之后，响应于一类跳变。
应当注意，图7的实现需要内部延迟电路的延迟比最坏情况下的 计数器电路50的设定时间更大。信号交换实现不存在这个问题。然 而，在振荡环中，可以通过例如使计数器电路50流水线化来解决该 问题。
应当理解，在每个实现中，由基本延迟电路54的延迟时间的整 数倍来确定电路的总延迟。可以将电路设计为实现预定的整数倍，但 是可选地，可以支持可编程的整数倍。例如，可为计数器电路50设 置控制输入端，用于控制在触发之前控制电路将通过的状态的数量， 或者可以将旁路电路42 (例如包括复用器和解复用器(未示出))用 于对图6电路中的序列发生器和信号交换复用电路的组合(40)进行 选择性旁路(如图6b所示)。在另一个实例中，可以通过在各个信号 交换接口 (122a、 122b)中分别添加一个或多个信号交换短路电路(未 示出)来实现编程。将这些短路电路配置为(在编程信息的控制下)，或者使这些短路电路被插入其中的
有序(sequenced)信号交换接口 (122a、 122b)"短路"(即，确认在 这些接口处的信号交换而不通过延迟电路(14)等待延迟)，或者转
发请求o
权利要求
1、 一种实现异步延迟的电子电路，该电路包括 延迟电路(14);控制电路(12)，其具有用于接收开始信号的输入端和用于提供 响应的输出端，该控制电路(12)被配置为使得一系列信号通过所 述延迟电路(14)，所述一系列信号在由所述开始信号时间连续地触 发的时间处开始，所述一系列信号中的每个后续信号在在先信号己从 所述延迟电路(14)出现之后开始，在己通过了受控数量的一个以上 的信号之后终止所述一系列信号， 一旦所述一系列信号终止则所述控 制电路(12)就提供所述响应。
2、 如权利要求1所述的电子电路，其中，所述控制电路(12)被配置为通过使得相应的一系列脉冲通过所述延迟电路(14)，分别对所述开始信号中彼此相反极性的跳变做出响应，并且一旦所述相 应的一系列脉冲终止就提供对所述跳变的响应。
3、 如权利要求1所述的电子电路，其中，所述控制电路(12)的输入端和输出端形成第一信号交换接口 (11)，并且所述延迟电路(14)的输入端和输出端形成第二信号交换接口 (126)，所述控制电 路(12)包括串联地耦接在所述第一和第二信号交换接口 (11、 126) 之间的信号交换序列发生器电路(120)和信号交换复用器电路(124)， 所述信号交换序列发生器电路(120)具有耦接到所述信号交换复用 器(124)的相应接口的彼此有序的接口 (122a、 122b)，使得相应的 有序接口 (112a、 122b)上的后续有序信号交换分别导致经由所述延 迟电路(14)确认的所述第二信号交换接口 (126)处的相应信号交 换。
4、 如权利要求3所述的电子电路，其中，所述序列发生器电路 (120)被配置为如果对来自所述第一信号交换接口 (11)的请求 信号做出判定，则开始所述第一有序接口 (122a)上的第一信号交换， 并且如果所述第一信号交换完成，则对所述第一信号交换接口 (11) 上的确认信号进行判定，以及如果对来自所述第一信号交换接口 ( 11) 的所述请求信号做出反判定，则开始所述第二有序接口 (112b)上的 第二信号交换，并且如果所述第二信号交换完成，则对所述第一信号 交换接口 (11)上的所述确认信号进行反判定。
5、 如权利要求3所述的电子电路，包括多个组合(40)，每个组 合包括相应的具有有序信号交换接口 (122a、 122b)的序列发生器电 路(40a)以及相应的耦接到所述有序信号交换接口 (122a、 122b) 的信号交换复用器(40b)，所述多个组合(40)串联地耦接在所述第 一和第二信号交换接口 (11、 126)之间。
6、 如权利要求1所述的电子电路，其中，所述控制电路被配置 为使得所述受控数量是可编程的。
7、 如权利要求6所述的电子电路，其中，所述控制电路(12) 的输入端和输出端形成第一信号交换接口 (11)，并且所述延迟电路(14)的输入端和输出端形成第二信号交换接口 ，所述电子电路包括 多个组合(40)，每个组合包括相应的具有有序信号交换接口(122a、 122b)的序列发生器电路(40a)以及相应的耦接到所述有 序信号交换接口 (122a、 122b)的信号交换复用器(40b)，所述多个 组合(40)串联地耦接在所述第一和第二信号交换接口 (11、 126) 之间；至少一个旁路电路(42)，用于选择性地对所述多个组合(40) 中的至少一个进行旁路。
8、 如权利要求6所述的电子电路，其中，所述控制电路(12) 的输入端和输出端形成第一信号交换接口 (11)，并且所述延迟电路(12)的输入端和输出端形成第二信号交换接口 (126)，所述电子电 路包括多个组合(40)，每个组合包括相应的具有有序信号交换接口 U22a、 122b)的序列发生器电路(40a)以及相应的耦接到所述有 序信号交换接口 (122a、 122b)的信号交换复用器(40b)，所述多个 组合(40)串联地耦接在所述第一和第二信号交换接口 (11、 126) 之间；至少一个信号交换短路电路，用于选择性地处理来自有序信号交 换接口 (122a、 122b)中的一个的信号交换，而不使得任何信号交换 通过所述延迟电路(14)。
9、 如权利要求l所述的电子电路，包括振荡环(56、 52、 14)， 所述振荡环包含所述延迟电路(14)和启动电路(52)，所述控制电 路(12)被配置为响应于所述开始信号，暂时地启动所述振荡环(56、 52、 14)，直至所述振荡环(56、 52、 14)已生成了预定数量的信号 为止；以及当己生成了所述预定数量的信号时提供所述响应。
10、 如权利要求2所述的电子电路，包括振荡环(56、 52、 14)， 所述振荡环包含所述延迟电路(14)和启动电路(52)，所述控制电 路(12)被配置为响应于所述开始信号中彼此相反极性的跳变，在 每种情况下暂时地启动所述振荡环(56、 52、 14)，直至所述振荡环(56、 52、 14)己生成了预定数量的信号为止；以及当己生成了所述 预定数量的信号时提供对所述跳变的相应响应。
11、 一种响应于开始信号来异步地生成延迟响应信号的方法，该 方法包括提供所述开始信号； 使得一系列信号通过延迟电路(14)，首先，在由所述开始信号时间连续地触发的时间处开始所述一系 列信号中的第一信号，接着，在在先信号从所述延迟电路(14)出现之后，开始所述一 系列信号中的每个后续信号；在受控数量的一个以上的信号通过之后，终止所述一系列信号， 一旦所述一系列信号终止就提供所述响应信号。
全文摘要
一种电子电路，包括基本延迟电路(14)。通过在生成对于单个开始信号的响应之前，响应于该开始信号而多次激活同一基本延迟电路(14)，来实现延迟。控制电路(12)接收开始信号并且输出响应。控制电路(12)使得一系列信号通过延迟电路(14)，所述一系列信号在由开始信号时间连续地触发的时间处开始。所述一系列信号中的每个后续信号在在先信号从控制电路(12)出现之后开始，并且在已通过了受控数量的一个以上的信号之后终止所述一系列信号。一旦所述一系列信号终止，则控制电路(12)就提供响应。在一个实施例中，通过用于生成一系列连续信号交换事务的信号交换序列发生器电路(120)来实现所述一系列信号。
文档编号H03K5/13GK101147320SQ200680009084
公开日2008年3月19日 申请日期2006年3月15日 优先权日2005年3月22日
发明者A·M·G·佩特斯, J·L·W·凯塞尔斯 申请人:皇家飞利浦电子股份有限公司