专利名称：奇偶生成电路、奇偶生成电路用构成电路、信息处理装置以及编码器的制作方法
技术领域：
本发明涉及对从优先编码器(priority encoder)针对二进制输入数据 输出的输出数据生成奇偶校验位(parity)的技术。
背景技术：
以往，存在一种优先编码器，其针对以二进制表示的输入数据，将 从该输入数据的起始位(bit)看起，最先出现"0"或"1"的位位置，作为输 出数据输出。以往，没有对该优先编码器的输出数据(优先编码器结果)附加奇 偶校验位。另外，关于奇偶生成方法，从以往起，就提出了各种技术(例 如，参照下述专利文献l)。但是，近年来，强烈希望更细地进行错误检测，为了对高可信度处 理器进行错误检测，以往的做法是，对不是对象的运算电路也附加奇偶 校验位，以提高可信度。作为其中一个环节，优选对优先编码器(例如， 前置零计数装置(Leading Zero Counter),其是在用于进行数据归一化处 理的偏移量运算中使用的电路，对从输入数据的起始位起的零的数量进 行计数)的输出数据附加奇偶校验位。因此，作为对优先编码器的输出数据生成奇偶校验位的方法，例如 容易想到图14所示的第一方法或图15所示的第二方法。另外，在以下的说明中，对于优先编码器，举出以从二进制输入数 据的开头起最先的"0"位置(位位置)作为输出数据输出的编码器为例， 进行说明。并且，奇偶校验位是为了检测数据错误而用偶数、奇数来表示数据 中包含的"1"或"0"的个数的信号，在以下的说明中，举出优先编码器的输出数据中包含的"l"的个数为奇数时，奇偶校验位为"l"的情况为例，进行说明。首先，作为第一方法，可以想到如下方法如图14所示，在优先编码器100的输出侧设有EXOR (EX elusive OR;异或门)电路102，该 EXOR电路102求出优先编码器100的输出数据的异或值，从而生成该 输出数据的奇偶校验位。此外，作为第二方法，可以想到如下方法如图15所示，在由多个与门电路103 (图15中仅示出与门电路103-0 103-2)和一个或门电路 104构成的奇偶生成电路105中，根据对优先编码器(省略图示)的输入 数据(输入信号Z0 Zn)，生成优先编码器的输出数据的奇偶校验位。 具体地说，结构如下并列设有多个与门电路103，输入数据以每 次追加2个位的方式依次从最上位的与门电路103 (在此为与门电路 103-0)输入，各与门电路103仅在输入数据为特定模式时，输出'T'。另 外，与门电路103的数量与输入数据的位数和追加到各与门电路103的 位数对应。艮P，如图15所示，输入数据Zn和输入数据Zn-l的取反数据被输入 到最上位的与门电路103-0。由此，仅在输入数据Zn为"l"且输入数据 Zn-l为"0"的情况下，从与门电路103-0输出"1"。并且，除了输入数据Zn、 Zn-1之外，还有输入数据Zn-2以及输入 数据Zn-3的取反数据被输入到与门电路103-1 。由此,仅在输入数据Zn Zn-2全部为"l"且输入数据Zn-3为"0"的情况下，从与门电路103-1输出 T。此外，除了输入数据Zn Zn-3之外，还有输入数据Zn-4以及输入 数据Zn-5的取反数据被输入到与门电路103-2。由此，仅在输入数据Zn Zn-4全部为"l"且输入数据Zn-5为"0"的情况下，从与门电路103-2输出而且，输入数据Zn ZO全部都输入到最下位的与门电路103中，计 算出与值。接着，在奇偶生成电路105中，或门电路104计算出这些多个与门 电路103的全部输出的或值，从而将其计算结果作为奇偶校验位输出。专利文献1日本特开2000-20332号公报但是，在参照图14说明的上述第一方法中，使用优先编码器100的 输出来生成奇偶校验位，因此，在优先编码器100的处理时间上单纯相 加奇偶生成的延时，相对于不附加奇偶校验位的现有优先编码器，处理 时间增大，难以实现高速化。在参照图15说明的上述第二方法中，输入数据Zn Z0之中的上位 数据(在此，输入数据Zn为最上位数据)必须输入到多个与门电路103， 导致电路变复杂。例如，输入数据Zn、 Zn-l必须输入到全部的与门电路 103，导致电路非常复杂。此外，在第二方法中，对并列配置的多个与门电路103之中的下位 侧与门电路103输入多个输入数据，因此，电路变复杂，并且与门电路 103中的处理时间增长。例如，最下位的与门电路103必须计算出全部输 入数据Zn ZO的与值，导致延时增大。发明内容本发明是鉴于这种课题而提出的，其目的在于，能够在不增大处理 时间，并且不使电路变复杂的情况下，生成针对优先编码器的输出数据 的奇偶校验位。为了达到上述目的，本发明的奇偶生成电路，其与编码器并列设置， 生成从该编码器输出的输出数据的奇偶校验位，其中，在该编码器中输 入二进制输入数据，将从该二进制输入数据的起始位看起最先出现"O"或"r的位位置，作为所述输出数据输出，该奇偶生成电路的特征在于，所述奇偶生成电路由如下部分构成第一级生成部，其由多个第一构成电路并列设置而成，在所述多个第一构成电路中分别从所述起始位起每隔 预定位数输入所述二进制输入数据，生成用于针对所述预定位数的位数 据生成奇偶校验位的第一信号并输出该第一信号，同时，生成表示所述预定位数的位数据是否全部为"o"或"r'的第二信号并输出该第二信号；以 及第二级生成部，其根据从该第一级生成部中的所述多个第一构成电路 输出的所述第一信号和所述第二信号，生成所述输出数据的奇偶校验位。另外，所述第二级生成部由如下部分构成前级生成部，其由多个 第二构成电路并列设置而成，在所述多个第二构成电路中，分别从所述 起始位侧每隔预定数输入从所述第一级生成部中的所述多个第一构成电 路输出的所述第一信号和所述第二信号，根据所述预定数的所述第一信 号和所述第二信号，生成用于针对与所述第一信号有关的位数据生成奇 偶校验位的第三信号并输出该第三信号，同时，生成所述预定数的所述 第二信号的与值，作为第四信号，并输出该第四信号；以及后级生成部， 其根据从该前级生成部中的所述多个第二构成电路输出的所述第三信号 和所述第四信号，生成所述输出数据的奇偶校验位。并且，为了达到上述目的，本发明的奇偶生成电路用构成电路，其 通过在奇偶生成电路中按照树状进行多级连接而构成，以构成该奇偶生 成电路，其中，该奇偶生成电路与编码器并列设置，生成从该编码器输 出的输出数据的奇偶校验位，在该编码器中输入二进制输入数据，将从 该二进制输入数据的起始位看起最先出现"0"或"1"的位位置作为所述输 出数据输出，该奇偶生成电路用构成电路的特征在于，所述构成电路构 成为具备逻辑电路，其根据从所述二进制输入数据中的所述起始位侧 连续的预定位数的位数据、或从前级中的预定数的构成电路输出的奇偶 生成用信号和与门信号，生成针对所述预定位数的位数据的奇偶生成用 信号、或针对与所述奇偶生成用信号有关的位数据的奇偶生成用信号， 将这些信号输出到下一级构成电路；以及与门电路，其生成所述预定位 数的位数据的与值、或从所述预定数的构成电路输出的与门信号的与值， 作为与门信号，输出到所述下一级构成电路。而且，为了达到上述目的，本发明的信息处理装置，其特征在于， 所述信息处理装置具备编码器，其被输入二进制输入数据，将从该二 进制输入数据的起始位看起最先出现"0"或"1"的位位置，作为输出数据输 出；以及奇偶生成电路，其与该编码器并列设置，生成从该编码器输出 的所述输出数据的奇偶校验位，该奇偶生成电路由如下部分构成第一 级生成部，其由多个第一构成电路并列设置而成，在所述多个第一构成 电路中分别从所述起始位起每隔预定位数输入所述二进制输入数据，生成用于针对所述预定位数的位数据生成奇偶校验位的第一信号并输出该第一信号，同时，生成表示所述预定位数的位数据是否全部为"o"或"r的第二信号并输出该第二信号；以及第二级生成部，其根据从该第一级生成部中的所述多个第一构成电路输出的所述第一信号和所述第二信 号，生成所述输出数据的奇偶校验位。此外，为了达到上述目的，本发明的编码器，其被输入二进制输入数据，将从该二进制输入数据的起始位看起最先出现"o"或"r的位位置， 作为输出数据输出，该编码器的特征在于，所述编码器具有用于生成所 述输出数据的奇偶校验位的奇偶生成电路，该奇偶生成电路由如下部分构成第一级生成部，其由多个第一构成电路并列设置而成，在所述多个第一构成电路中分别从所述起始位起每隔预定位数输入所述二进制输 入数据，生成用于针对所述预定位数的位数据生成奇偶校验位的第一信 号并输出该第一信号，同时，生成表示所述预定位数的位数据是否全部为"o"或"r的第二信号并输出该第二信号；以及第二级生成部，其根据从该第一级生成部中的所述多个第一构成电路输出的所述第一信号和所述 第二信号，生成所述输出数据的奇偶校验位。另外，为了达到上述目的，本发明的奇偶生成电路，其用于生成二 进制数据的奇偶校验位，该奇偶生成电路的特征在于，所述奇偶生成电路由如下部分构成第一级生成部，其由多个第一构成电路并列设置而成，在所述多个第一构成电路中分别从起始位起每隔预定位数输入所述 二进制数据，生成用于针对所述预定位数的位数据生成奇偶校验位的第 一信号并输出该第一信号，同时，生成表示所述预定位数的位数据是否全部为"0"或"1"的第二信号并输出该第二信号；以及第二级生成部，其根 据从该第一级生成部中的所述多个第一构成电路输出的所述第一信号和 所述第二信号，生成所述二进制数据的奇偶校验位。 发明效果像这样，根据本发明，奇偶生成电路使用对编码器的输入数据，能 够与编码器的处理并行地生成奇偶校验位，不会增大处理时间。并且，奇偶生成电路构成为具备第一级生成部，其由多个第一构成电路并列设置而成；以及第二级生成部，其根据来自该第一级生成部 的第一信号和第二信号，生成奇偶校验位，因此，无需将一个输入数据 输入到多个门，电路不会变复杂，能够以简单的结构生成奇偶校验位。
图1是示出作为本发明的第一 第四实施方式的信息处理装置的结 构的框图。图2是示出作为本发明的第一实施方式的信息处理装置的奇偶生成 电路的结构的图。图3是示出作为本发明的第一实施方式的信息处理装置的奇偶生成电路的奇偶生成电路用构成电路的结构的电路图。图4是示出图3所示的奇偶生成电路用构成电路中的输入数据和输 出数据之间的关系的图。图5是示出作为本发明的第二实施方式的信息处理装置的奇偶生成 电路的结构的图。图6是示出作为本发明的第二实施方式的信息处理装置的奇偶生成 电路的第一构成电路的结构的电路图。图7是示出作为本发明的第三实施方式的信息处理装置的奇偶生成 电路的结构的图。图8是示出作为本发明的第三实施方式的信息处理装置的奇偶生成 电路的奇偶生成电路用构成电路的结构的电路图。图9是示出图8所示的奇偶生成电路用构成电路中的输入数据和输 出数据之间的关系的图。图10是示出作为本发明的第四实施方式的信息处理装置的奇偶生 成电路的结构的图。图11是示出作为本发明的第四实施方式的信息处理装置的奇偶生成 电路的第一构成电路的结构的电路图。图12是示出作为本发明的变形例的信息处理装置的一部分(主要为 修改部)的结构的图。图13是示出作为本发明的变形例的信息处理装置的一部分(主要为 修改部)的结构的图。图14是示出实现对优先编码器的输出数据生成奇偶校验位的第一 方法的构成的图。图15是示出实现对优先编码器的输出数据生成奇偶校验位的第二 方法的电路图的一部分的图。标记说明1， la， lb, lc信息处理装置；2， 100优先编码器(编码器)；3， 3a, 3b, 3c，105奇偶生成电路；4,4a，4b,4c第一级生成部；5， 5b第二级生成 部；5-1前级生成部；5-2后级生成部；6， 6c修改部；6a, lla， lib, lie, 12b j NOT门;6b， llf, llh， 12r, 12u， 12v， 103-0 103-2 AND门;6d, 6e， 104 OR门；10-1 10國15， 10a-l 10a-8, 10b-l 10b-5， 10c-l 10c-4 奇偶生成电路用构成电路(10-1 10-8， 10a-l 10a-8, 10b-l 10b-4, 10c画l 10c-4:第一构成电路，10-9 10-12, 10b-5:第二构成电路)；lie, lid, 12n q逻辑门；llg， 12a， 12s 缓冲门；12k m, 12t NAND门； 102 EXOR (EX elusive OR)电路(异或门电路)具体实施方式
下面，参照图面，说明本发明的实施方式。 [1]本发明的第一实施方式首先，参照图1，说明作为本发明的第一实施方式的信息处理装置 的结构。如该图1所示，本信息处理装置1具备优先编码器(编码器)2 和奇偶生成电路3来构成。这些优先编码器2和奇偶生成电路3中分别输入有输入数据Z15 Z0。在此，输入数据Z15 Z0是以二进制('T，或"O")表示的16位的一 连串数据，输入数据Z15位于最上位(起始位)，输入数据Z0位于最下 位。优先编码器2用于将从输入数据Z15 Z0的起始位(输入数据Z15)看起最先出现"O"的位位置，作为输出数据(优先编码器结果)输出。另 外，从优先编码器2输出的输出数据为二进制数据，该输出数据所表示 的位位置可以是最先出现的"O"位置，也可以是从起始位到该"O"为止的 "1"的数量。奇偶生成电路3与优先编码器2并列设置，用于生成来自优先编码 器2的输出数据的奇偶校验位P'，如图2所示，具备多个奇偶生成电路 用构成电路(以下简称为构成电路)10-1 10-15来构成。另外，在以下 的说明中，在无需特别区分多个构成电路10-1 10-15的情况下，使用符 号"10"来进行说明。如图2所示，奇偶生成电路3由多个构成电路10-1 10-15多级连接 成树状来构成，在此，由构成电路10-1 10-8构成第一级生成部4，由 构成电路10-9 10-15构成第二级生成部5。另外，在奇偶生成电路3中， 多个构成电路10-1 10-15的各自结构相同。作为第一级生成部4的构成电路10-1 10-8 (以下，还将构成电路 10-1 10-8称为第一构成电路10-1 10-8)如下构成从构成电路10-1 朝向构成电路10-8依次并列配置，构成电路10-1 10-8分别依次负责处 理输入数据Z15 Z0之中的起始位起预定位数(优选2的n次方(n为1 以上的整数)；在此为2位)。在此，输入数据Z15、 Z14输入到构成电路10-1，输入数据Z13、 Z12输入到构成电路10-2，输入数据Zll、 Z10输入到构成电路10-3，输 入数据Z9、 Z8输入到构成电路10-4，输入数据Z7、 Z6输入到构成电路 10-5，输入数据Z5、 Z4输入到构成电路10-6，输入数据Z3、 Z2输入到 构成电路10-7，输入数据Z1、 Z0输入到构成电路10-8。而且，多个构成电路10-1 10-8分别生成用于针对输入到自身的预 定位数(在此为2位)的位数据生成奇偶校验位的临时奇偶校验位P (第 一信号)并输出(参照图中的"P"),与此同时，生成表示所负责的预定 位数的位数据是否全部为'T'或"O"(在此为"r)的G信号(第二信号) 并输出(参照图中的"G")。另外，在图2中，各构成电路10-1 10-8中的符号"Al"、"AO"、"Br，、"BO"分别表示输入(或输入端口)，输入Al、 AO是所负责的输入数据 Z15 Z0的任意一个，输入Al是上位侧的输入数据，输入0是下位侧的 输入数据。并且，输入B1、 BO被强制性地设为"0"。并且，构成电路10-9 10-15中的输入A1、 A0、 Bl、 BO是来自连 接在前级的构成电路IO的临时奇偶校验位P或G信号，对于这些，将在 后述的第二级生成部5的说明部分中详细说明。在此，参照图3，说明构成电路10的结构。另外，对于图3所示的 结构，多个构成电路10-1 10-15全部相同。构成电路10具备NOT门lla，llb，lle、逻辑门llc, lld、以及AND 门llf来构成。尤其，构成电路IO具备NOT门lla, llb， lle以及逻辑门llc, lld 来构成，以便通过下述式(1)，计算出临时奇偶校验位P并输出。另外， 在下述式(1)中，XA1表示输入A1的取反运算，XB0表示输入BO的 取反运算。P二XA1'B1+A1'XB0…(1)并且，构成电路10具备AND门llf来构成，以便通过下述式(2), 计算出G信号并输出。 G二A0'A1…(2)艮P， G信号是输入A0与输入A1的与值。另外，根据上述式(1)、 (2)，如图4的表13所示，生成临时奇偶 校验位P或G信号。即，输入"A1 A0"为"00"或"01"时，临时奇偶校验位 P为输入B1， G信号为"O"。并且，输入"A1A0"为"10"时，临时奇偶校验位P为输入BO的取反 值("XBO")， G信号为"O"。此外，输入"A1A0"为"11"时，临时奇偶校验位P为输入BO的取反 值("XBO")， G信号为"l"。接着，说明第二级生成部5如下第二级生成部5用于根据来自第 一级生成部4中的多个第一构成电路10-1 10-8的临时奇偶校验位P和 G信号，生成编码器2的输出数据的奇偶校验位P'，具备由构成电路10-9 10-12 (以下，还将构成电路10-9 10-12称为第二构成电路10-9 10-12)构成的前级生成部5-1和由构成电路10-13 10-15构成的后级生 成部5-2来构成。作为前级生成部5-1的构成电路10-9 10-12如下构成朝向构成电 路10-9 10-12依次并列配置，对于从前级第一级生成部4的多个第一构 成电路10-l 10-8输出的临时奇偶校验位P和G信号，构成电路10-9 10-12分别依次从起始位侧起负责预定位数(优选2的n次方(n为1以 上的整数)；在此为2位)。在此，如图3所示，构成电路10-9 10-12的结构与构成电路10-1 10-8相同，而在构成电路10-9 10-12中，作为输入A1，输入连接在前 级的第一构成电路之中的上位侧的构成电路的G信号；作为输入AO，输 入连接在前级的第一构成电路之中的下位侧的构成电路的G信号。此外，在构成电路10-9 10-12中，作为输入B1，输入连接在前级 的第一构成电路之中的上位侧的构成电路的临时奇偶校验位P;作为输入 B0，输入连接在前级的第一构成电路之中的下位侧的构成电路的临时奇 偶校验位P。具体地说，构成电路10-9 10-12分别在前级连接2个第一构成电路， 在构成电路10-9的前级连接第一构成电路10-1、 10-2，在构成电路10-10 的前级连接第一构成电路10-3、 10-4，在构成电路10-11的前级连接第一 构成电路10-5、 10-6，在构成电路10-12的前级连接第一构成电路10-7、 10-8。因此，作为构成电路10-9的输入Al，输入第一构成电路10-1的G 信号；作为输入AO，输入第一构成电路10-2的G信号；作为输入B1， 输入第一构成电路10-1的临时奇偶校验位P;作为输入BO，输入第一构 成电路10-2的临时奇偶校验位P。并且，作为构成电路10-10的输入A1，输入第一构成电路10-3的G 信号；作为输入AO，输入第一构成电路10-4的G信号；作为输入B1， 输入第一构成电路10-3的临时奇偶校验位P;作为输入BO，输入第一构 成电路10-4的临时奇偶校验位P。此外，作为构成电路10-11的输入Al，输入第一构成电路10-5的G 信号；作为输入AO，输入第一构成电路10-6的G信号；作为输入B1， 输入第一构成电路10-5的临时奇偶校验位P;作为输入BO，输入第一构 成电路10-6的临时奇偶校验位P。并且，作为构成电路10-12的输入A1，输入第一构成电路10-7的G 信号；作为输入AO，输入第一构成电路10-8的G信号；作为输入B1， 输入第一构成电路10-7的临时奇偶校验位P;作为输入BO，输入第一构 成电路10-8的临时奇偶校验位P。并且，第二构成电路10-9 10-12分别根据输入Al、 AO以及输入 Bl、 BO，通过上述式(1)，生成用于针对从前级的第一构成电路输出的 临时奇偶校验位P (第一信号)的相关位数据生成奇偶校验位的临时奇偶 校验位P (第三信号)并输出。此外，第二构成电路10-9 10-12分别根据输入Al、 AO，通过上述 式(2)，生成从前级的第一构成电路输出的G信号(第二信号)的与值 (G信号；第四信号)并输出。作为后级生成部5-2的构成电路10-13 10-15，根据从前级生成部 5-1中的多个第二构成电路10-9 10-12输出的临时奇偶校验位P和G信 号，生成来自优先编码器2的输出数据的奇偶校验位P'，该后级生成部 5-2由构成电路10-13 10-15多级连接成树状来构成。艮P，构成电路10-13、 10-14并列设置，在这些构成电路10-13、 10-14 的后级连接有构成电路10-15。在构成电路10-13的前级连接第二构成电路10-9、 10-10，在构成电 路10-14的前级连接第二构成电路10-11、 10-12。另外，在构成电路10-13中，输入A1是第二构成电路10-9的G信 号，输入AO是第二构成电路10-10的G信号，输入B1是第二构成电路 10-9的临时奇偶校验位P，输入BO是第二构成电路10-10的临时奇偶校 验位P。并且，在构成电路10-14中，输入A1是第二构成电路10-11的G信 号，输入AO是第二构成电路10-12的G信号，输入B1是第二构成电路10-11的临时奇偶校验位P，输入BO是第二构成电路10-12的临时奇偶校验位p。而且，与上述第二构成电路10-9 10-12相同，构成电路10-13、 10-14 根据来自所负责的前级的构成电路的临时奇偶校验位P和G信号，通过 上述式(1)、 (2)，生成临时奇偶校验位P和G信号。艮P，构成电路10-13、 10-14根据从前级中的构成电路输出的临时奇 偶校验位(第三信号)和G信号(第四信号)，生成针对临时奇偶校验位 P的相关位数据的奇偶生成用信号，作为对下一级构成电路10-15输出的 临时奇偶校验位P (第三信号)，并输出；与此同时，生成来自前级中的 构成电路的G信号的与值，作为对下一级构成电路10-15输出的G信号 (第四信号)，并输出。构成电路10-15是最终级的构成电路(即，树状的顶点的构成电路)， 根据来自构成电路10-13、 10-14的临时奇偶校验位P和G信号，通过上 述式(1)，生成优先编码器2的输出数据的奇偶校验位P'并输出。在此，若优先编码器2的输出数据中包含的"1"的个数为奇数，则奇偶校验位p'为"r。像这样，根据作为本发明的第一实施方式的信息处理装置1，奇偶 生成电路3使用对优先编码器2输入的输入数据Z15 Z0，能够与优先 编码器2的处理并行地生成奇偶校验位P'，不会增大处理时间。并且，奇偶生成电路3构成为具备第一级生成部4，其由多个第 一构成电路10-1 10-8并列设置来构成；以及第二级生成部5，其根据 来自该第一级生成部4的临时奇偶校验位P和G信号，生成奇偶校验位 P'。因此，无需像上述的图15所示的第二方法那样将一个输入数据输入 到多个门，电路不会变复杂，能够以简单的结构生成奇偶校验位P'。艮P，将输入数据Z15 Z0分割成2位，将结构单位设为2位的构成 电路10-1 10-15多级连接成树状，构成奇偶生成电路3，从而能够简化 电路。而且，根据奇偶生成电路3，无需像上述第二方法那样，计算出多 个数据(例如，全部的输入数据)的与值，所以能够高速生成奇偶校验位P'。此外，奇偶生成电路3通过将构成第一级生成部4的第一构成电路10-1 10-8和构成第二级生成部5的构成电路10-9 10-15多级连接成树 状来构成，所以各构成电路之间的连接非常简单，不成为复杂结构，就 能够生成奇偶校验位P'。[2]本发明的第二实施方式接着，说明作为本发明的第二实施方式的信息处理装置。如图1所 示，作为本发明的第二实施方式的信息处理装置la也具备优先编码器2 和奇偶生成电路3a来构成，本信息处理装置la相对于上述第一实施方 式的信息处理装置l，奇偶生成电路3a的结构(特别是后述的第一构成 电路10a-l 10a-8 (参照图5、图6))有所不同。因此，在此省略对与上述第一实施方式的信息处理装置1相同部分 的详细说明，下面说明与上述第一实施方式的信息处理装置1不同的部 分。图5是示出本信息处理装置la的奇偶生成电路3a的结构的图。另 外，在图5中，与已述符号相同的符号表示相同部分或大致相同部分， 在此省略对这些部分的详细说明。图5所示，本信息处理装置la的奇偶生成电路3a构成为具备第 一级生成部4a，其由第一构成电路10a-l 10a-8并列设置来构成；第二 级生成部5，其具备第二构成电路10-9 10-15来构成；以及修改部6。 另夕卜，第一构成电路10a-l 10a-8以及第二构成电路10-9 10-15多级连 接成树状。构成第一级生成部4a的第一构成电路10a-l 10a-8采用不同于第二 构成电路10-9 10-15的结构，如图6所示，仅具备输入A1、 A0来构成。艮P，如图6所示，第一构成电路10a-l 10a-8分别具备缓冲门llg 和AND门llh来构成，并采用了仅输入2位的输入数据的结构，不像上 述第一实施方式的第一构成电路10-l 10-8那样具备输入Bl、 B0。因此，各第一构成电路10a-l 10a-8将输入Al作为临时奇偶校验 位P (第一信号)输出，并且将输入Al、 AO的与值作为G信号(第二信号)输出。另外，与上述第一实施方式的第一构成电路10-1 10-8相同，输入数据Z15、 Z14分别作为输入A1、 AO输入到构成电路10a-l;输入数据 Z13、 Z12分别作为输入A1、 A0输入到构成电路10a-2;输入数据Zll、 Z10分别作为输入Al、 AO输入到构成电路10a-3;输入数据Z9、 Z8分 别作为输入A1、 AO输入到构成电路10a-4;输入数据Z7、 Z6分别作为 输入Al、 AO输入到构成电路10a-5;输入数据Z5、 Z4分别作为输入Al、 AO输入到构成电路10a-6;输入数据Z3、 Z2分别作为输入A1、 AO输入 到构成电路10a-7;输入数据Z1、 Z0分别作为输入A1、 AO输入到构成 电路10a-8。修改部6用于根据从最终级的构成电路10-15输出的临时奇偶校验 位P和G信号，生成奇偶校验位P'，其具备NOT门6a和AND门6b来构成。艮口，修改部6利用NOT门6a将从前级的构成电路10-15输出的G 信号取反，利用AND门6b计算出该取反后的G信号与临时奇偶校验位 P的与值，从而生成奇偶校验位P'。在奇偶生成电路3a中，因第一级生成部4a的结构，导致由第--级 生成部4a和第二级生成部5生成的奇偶校验位(即，从构成电路10-15 输出的临时奇偶校验位P)在输入数据Z15 Z0全部为"1"时输出错误的 值，但是，通过由修改部6对从构成电路10-15输出的临时奇偶校验位P 进行修改，即使在上述情况下，也能够输出正确的值。即，修改部6对 最终级的构成电路10-15的输出数据进行修改，以便消除在输入数据 Z15 Z0全部为"1"的情况下，因简化构成电路10a-l 10a-8而引起的错 误。像这样，根据作为本发明的第二实施方式的信息处理装置la，能够 得到与上述第一实施方式相同的效果，并且，相对于上述第一实施方式 的信息处理装置1，能够简化构成第一级生成部4a的第一构成电路 10a-l 10a-8，削减晶体管数量，实现节电化。[3]本发明的第三实施方式接着，说明作为本发明的第三实施方式的信息处理装置。如图1所 示，作为本发明的第三实施方式的信息处理装置lb也具备优先编码器2和奇偶生成电路3b来构成，本信息处理装置lb相对于上述第一实施方 式的信息处理装置l，奇偶生成电路3a的结构(参照后述的图7、图8) 有所不同。图7是示出本信息处理装置lb的奇偶生成电路3b的结构的图。另 外，在图7中，与已述符号相同的符号表示相同部分或大致相同部分， 在此省略对这些部分的详细说明。如图7所示，本信息处理装置lb的奇偶生成电路3b由多个构成电 路10b-l 10b-5多级连接成树状来构成，由构成电路10b-l 10b-4 (第 一构成电路)构成第一级生成部4b，构成电路10b-5作为第二级生成部 5b发挥作用。艮P，在上述第一实施方式的信息处理装置1中，相对于各构成电路 10-1 10-115进行2位输入的情况，在本信息处理装置lb中构成为各构 成电路10b-l 10b-5进行4位输入。因此，对于并列配置的构成电路10b-l 10b-4，输入数据Z15 Z12 输入到构成电路10b-l，输入数据Z11 Z8输入到构成电路10b-l，输入 数据Z7 Z4输入到构成电路10b-l，输入数据Z3 Z0输入到构成电路 lOb-l。此外，在图7中，各构成电路10b-l 10b-5中的符号"A3"、 "A2"、 "A1"、 "A0"、 "B3"、 "B2"、 "B1"、 "B1"分别表示输入(或输入端口)。另外，第一构成电路10b-l 10b-4的输入A3 A0表示输入数据 Z15 Z0的任意一个，输入B3 B0被强制性地设为"0"。具体地说，在第一构成电路10b-l中，输入数据Z15为输入A3，输 入数据Z14为输入A2，输入数据Z13为输入A1，输入数据Z12为输入 A0。并且，在第一构成电路10b-2中，输入数据Zll为输入A3，输入数 据Z10为输入A2，输入数据Z9为输入A1，输入数据Z8为输入A0。而 且，在第一构成电路10b-3中，输入数据Z7为输入A3，输入数据Z6为 输入A2，输入数据Z5为输入A1，输入数据Z4为输入A0。此外，在第一构成电路10b-4中，输入数据Z3为输入A3，输入数据Z2为输入A2， 输入数据Z1为输入A，输入数据ZO为输入AO。另外，对作为第二级生成部5b的构成电路10b-5的输入A3输入由. 第一构成电路10b-l生成的G信号，对输入A2输入由第一构成电路10b-2 生成的G信号，对输入Al输入由第一构成电路10b-3生成的G信号， 对输入AO输入由第一构成电路10b-4生成的G信号。并且，对构成电路10b-5的输入B3输入由第一构成电路10b-l生成 的临时奇偶校验位P，对输入B2输入由第一构成电路10b-2生成的临时 奇偶校验位P，对输入B1输入由第一构成电路10b-3生成的临时奇偶校 验位P，对输入BO输入由第一构成电路10b-4生成的临时奇偶校验位P。而且，如图8所示，构成电路10b-l 10b-5分别具备缓冲门12a、 NOT门12b 12i、 NAND门12k 12m、逻辑门12n 12q以及AND门 12r来构成。尤其，各构成电路10b-l 10b-4为了通过下述式(3)计算出临时奇 偶校验位P (第一信号)并输出，构成电路10b-5为了通过下述式(3) 计算出奇偶校验位P'并输出，具备缓冲门12a、 NOT门12b 12i、 NAND 门12k 12m以及逻辑门12n 12q来构成。另外，在下述式(3)中， XA3表示输入A3的取反值，XA2表示输入A2的取反值，XA1表示输 入A1的取反值，XB2表示输入B2的取反值，XB1表示输入B1的取反 值。P二XA3'B3+A3'XA2'XB2+A3'A2-XA1,XB1+A3'A2'A1,B0…(3) 并且，各构成电路10b-l 10b-5具备AND门12r来构成，以便通过下述式(4)计算出G信号(第二信号)并输出。 G二A0'A1'A2'A3…(4)艮口， G信号是输入A0 A3的与值。并且，根据上述式(3)、 (4)，如图9的表14所示，生成临时奇偶 校验位P (或奇偶校验位PO或G信号。艮卩，在输入"A3A2A1A0，，中， 输入A3为"0"时，临时奇偶校验位P为输入B3， G信号为"O"。而且，在输入"A3A2A1A0，，中，输入A3为"1"、且输入A2为"0"时，临时奇偶校验位P为输入B2的取反值("XB2")， G信号为"O"。此外，在输入"A3A2A1A0"中，输入A3为"1"、输入A2为"1"、且 当输入A1为"O"时，临时奇偶校验位P为输入B1的取反值("XB1")， G 信号为"O"。另夕卜，输入"A3A2A1A0"为"1110"时，临时奇偶校验位P为输入BO， G信号为"O"。此外，输入"A3A2A1A0"为"1111"时，临时奇偶校验位P为输入BO， G信号为"l"。像这样，根据作为本发明的第三实施方式的信息处理装置lb，能够 得到与上述第一实施方式相同的效果，并且，在本信息处理装置lb中， 将输入数据Z15 Z0分割成4位，将其结构单位为4位的构成电路 10b-l 10b-5多级连接树状，构成奇偶生成电路3b，从而通过5个构成 电路10b-l 10b-5，实现奇偶校验位P'的生成，能够进一步将电路简化。[4]本发明的第四实施方式接着，说明作为本发明的第四实施方式的信息处理装置。如图1所 示，作为本发明的第四实施方式的信息处理装置lc也具备优先编码器2 和奇偶生成电路3c来构成，本信息处理装置lc相对于上述第三实施方 式的信息处理装置lb，奇偶生成电路3c的结构(特别是后述的第一构成 电路10c-l 10c國4 (参照图10、图11))有所不同。艮P，在本信息处理装置lc中，与上述第二实施方式的信息处理装置 lb相对于第一实施方式的信息处理装置1的变更相同地，第一构成电路 10c-l 10c-4不具备输入B3 B0，结构相对于上述第三实施方式的信息 处理装置lb的第一构成电路10b-l 10b-4进行了简化。因此，在此省略对与上述第三实施方式的信息处理装置lb相同部分 的详细说明。图10是示出本信息处理装置lc的奇偶生成电路3c的结构的图。另 外，在图10中，与已述符号相同的符号表示相同部分或大致相同部分， 在此省略对这些部分的详细说明。如图10所示，本信息处理装置lc的奇偶生成电路3c构成为具备第一级生成部4c，其由第一构成电路10c-l 10c-4并列设置而成；第二 级生成部5b，其由构成电路10b-5构成；以及修改部6c。另外，构成电 路10c-l 10c-4以及构成电路10b-5多级连接成树状。如图11所示，构成第一级生成部4c的第一构成电路10c-l 10c-4 仅具备输入A3、 A2、 Al、 A0来构成。艮P，如图11所示，第一构成电路10c-l 10c-4分别具备缓冲门12s、 NAND门12t、以及AND门12u、 12v来构成，采用仅输入4位的输入数 据的结构，不像上述第三实施方式的第一构成电路10b-l 10b-4那样具 备输入B3、 B2、 Bl、 B0。由此，各第一构成电路10c-l 10c-4将输入A3与输入A3 A1的与 非值的与门，作为临时奇偶校验位P(第一信号)输出，并且将输入A3 A0的与值，作为G信号(第二信号)输出。修改部6c用于根据从最终级的构成电路10b-5输出的临时奇偶校验 位P和G信号，生成奇偶校验位P'，具备NOT门6a和AND门6b来构 成。巨口，修改部6c利用NOT门6a将从前级的构成电路10b-5输出的G 信号取反，利用AND门6b计算出该取反后的G信号与临时奇偶校验位 P的与值，从而生成奇偶校验位P'。在奇偶生成电路3c中，因第一级生成部4c的结构，导致由第一级 生成部4c和第二级生成部5b生成的奇偶校验位(即，从构成电路10b-5 输出的临时奇偶校验位P)在输入数据Z15 Z0全部为"l"时输出错误的 值，但是，通过修改部6c对从构成电路10b-5输出的临时奇偶校验位P 进行修改，即使在上述情况下，也能够输出正确的值。即，修改部6c对 最终级的构成电路10b-5的输出数据进行修改，以便消除在输入数据 Z15 Z0全部为"l"的情况下，因简化构成电路10c-l 10c-4而引起的错 误。像这样，根据作为本发明的第四实施方式的信息处理装置lc，能够 得到与上述第三实施方式相同的效果，并且，相对于上述第三实施方式 的信息处理装置lb，能够将第一级生成部4c简化，削减晶体管数量，实现节电化。[5]其他另外，本发明不限于上述的实施方式，在不脱离本发明的宗旨的范 围内，可以进行各种变形、组合来实施。例如，在上述的实施方式中，举出奇偶生成电路3 (3a 3c)和优先 编码器2分开设置的例子进行了说明，但本发明不限于此，也可以采用 优先编码器(编码器)2包括奇偶生成电路3 (3a 3c)的结构。并且，在上述的实施方式中，举出优先编码器2构成为将输入数据 Z15 Z0之中的起始的"0"的位置(位位置)输出的例子进行了说明，但 本发明不限于此，也可以采用优先编码器2将输入数据Z15 Z0之中的 起始的"l"的位置输出的结构。此外，在上述的实施方式中，举出奇偶生成电路3 (3a 3c)在优先编码器2的输出数据的"r，的个数为奇数时输出"r的例子进行了说明，但本发明不限于此，也可以采用在优先编码器2的输出数据的"l"的个数为 偶数时输出"1"的结构，还可以采用所涉及的输出数据的"0"的个数为奇数时输出"r的结构，或采用所涉及的输出数据的"o"的个数为偶数时输出'T'的结构。另外，在上述的第一、二实施方式中，举出各构成电路10进行2位 输入的情况为例进行了说明，而在上述第三、四实施方式中，举出各构 成电路10进行4位输入的情况为例进行了说明，但本发明不限于此，也 可以采用2位输入或4位输入以外的位数(优选为2的n次方位(n为1 以上的整数))输入的构成电路来实现。此外，为了实现奇偶生成处理的高速化，还可以将上述第一、二实 施方式的2位输入的构成电路和上述第三、四实施方式的4位输入的电 路结构适当组合来构成奇偶生成电路3，例如也可以釆用2位输入的构成 电路来实现第一级生成部4，采用4位输入的构成电路来实现第二级生成 部5。并且，在上述的实施方式中，举出输入数据Z15 Z0的位数为偶数 的情况为例进行了说明，但本发明不限于此，输入数据的位数也可以为另外，在输入数据的位数为奇数的情况下，如图12所示，上述第二实施方式的信息处理装置la的奇偶生成电路3a的修改部6仅具备OR门 6d来构成。由此，能够得到与上述的第二实施方式相同的作用效果。此外，在输入数据的位数为奇数的情况下，如图13所示，上述第四 实施方式的信息处理装置lc的奇偶生成电路3c的修改部6c仅具备OR 门6e来构成。由此，能够得到与上述第四实施方式相同的作用效果。
权利要求
1.一种奇偶生成电路，该奇偶生成电路与编码器并列设置，生成从该编码器输出的输出数据的奇偶校验位，其中，在该编码器中输入二进制输入数据，将从该二进制输入数据的起始位看起最先出现“0”或“1”的位位置，作为所述输出数据输出，该奇偶生成电路的特征在于，所述奇偶生成电路由如下部分构成第一级生成部，其由多个第一构成电路并列设置而成，在所述多个第一构成电路中分别从所述起始位起每隔预定位数输入所述二进制输入数据，生成用于针对所述预定位数的位数据生成奇偶校验位的第一信号并输出该第一信号，同时，生成表示所述预定位数的位数据是否全部为“0”或“1”的第二信号并输出该第二信号；以及第二级生成部，其根据从该第一级生成部中的所述多个第一构成电路输出的所述第一信号和所述第二信号，生成所述输出数据的奇偶校验位。
2. 根据权利要求1所述的奇偶生成电路，其特征在于， 所述第二级生成部由如下部分构成前级生成部，其由多个第二构成电路并列设置而成，在所述多个第 二构成电路中，分别从所述起始位侧每隔预定数输入从所述第一级生成 部中的所述多个第一构成电路输出的所述第一信号和所述第二信号，根 据所述预定数的所述第一信号和所述第二信号，生成用于针对与所述第 一信号有关的位数据生成奇偶校验位的第三信号并输出该第三信号，同 时，生成所述预定数的所述第二信号的与值，作为第四信号，并输出该 第四信号；以及后级生成部，其根据从该前级生成部中的所述多个第二构成电路输 出的所述第三信号和所述第四信号，生成所述输出数据的奇偶校验位。
3. 根据权利要求2所述的奇偶生成电路，其特征在于，所述后级生成部由具有与构成所述前级生成部的所述第二构成电路相同结构的多个构成电路按照树状进行多级连接来构成。
4. 根据权利要求3所述的奇偶生成电路，其特征在于，所述后级生 成部中的各构成电路根据从前级中的预定数的构成电路输出的第三信号 和第四信号，生成用于针对与该第三信号有关的位数据生成奇偶校验位 的信号，作为对下一级的构成电路的第三信号输出，并且，生成从所述 预定数的构成电路输出的第四信号的与值，作为对所述下一级的构成电 路的第四信号输出。
5. 根据权利要求2 4中的任意一项所述的奇偶生成电路，其特征 在于，所述第一构成电路和所述第二构成电路具有相同结构。
6. 根据权利要求2 5中的任意一项所述的奇偶生成电路，其特征 在于，分别输入到所述多个第二构成电路的数据的所述预定数为2的n 次方，其中，n为1以上的整数。
7. 根据权利要求1 6中的任意一项所述的奇偶生成电路，其特征 在于，分别输入到所述多个第一构成电路的数据的所述预定位数为2的n 次方，其中，n为1以上的整数。
8. —种奇偶生成电路用构成电路，该奇偶生成电路用构成电路通过 在奇偶生成电路中按照树状进行多级连接而构成，以构成该奇偶生成电 路，其中，该奇偶生成电路与编码器并列设置，生成从该编码器输出的 输出数据的奇偶校验位，在该编码器中输入二进制输入数据，将从该二 进制输入数据的起始位看起最先出现"0"或"1"的位位置作为所述输出数 据输出，该奇偶生成电路用构成电路的特征在于， 所述奇偶生成电路用构成电路构成为具备逻辑电路，其根据从所述二进制输入数据中的所述起始位侧连续的 预定位数的位数据、或从前级中的预定数的构成电路输出的奇偶生成用 信号和与门信号，生成针对所述预定位数的位数据的奇偶生成用信号、 或针对与所述奇偶生成用信号有关的位数据的奇偶生成用信号，将这些 信号输出到下一级构成电路；以及与门电路，其生成所述预定位数的位数据的与值、或从所述预定数的构成电路输出的与门信号的与值，作为与门信号，输出到所述下一级 构成电路。
9. —种信息处理装置，其特征在于，所述信息处理装置具备编码器，其被输入二进制输入数据，将从该二进制输入数据的起始 位看起最先出现"0"或"1"的位位置，作为输出数据输出；以及奇偶生成电路，其与该编码器并列设置，生成从该编码器输出的所 述输出数据的奇偶校验位，该奇偶生成电路由如下部分构成第一级生成部，其由多个第一构成电路并列设置而成，在所述多个 第一构成电路中分别从所述起始位起每隔预定位数输入所述二进制输入 数据，生成用于针对所述预定位数的位数据生成奇偶校验位的第一信号 并输出该第一信号，同时，生成表示所述预定位数的位数据是否全部为 "0"或"1"的第二信号并输出该第二信号；以及第二级生成部，其根据从该第一级生成部中的所述多个第一构成电 路输出的所述第一信号和所述第二信号，生成所述输出数据的奇偶校验 位。
10. 根据权利要求9所述的信息处理装置，其特征在于， 所述第二级生成部由如下部分构成-前级生成部，其由多个第二构成电路并列设置而成，在所述多个第 二构成电路中，分别从所述起始位侧每隔预定数输入从所述第一级生成 部中的所述多个第一构成电路输出的所述第一信号和所述第二信号，根 据所述预定数的所述第一信号和所述第二信号，生成用于针对与所述第 一信号有关的位数据生成奇偶校验位的第三信号并输出该第三信号，同 时，生成所述预定数的所述第二信号的与值，作为第四信号，并输出该 第四信号；以及后级生成部，其根据从该前级生成部中的所述多个第二构成电路输 出的所述第三信号和所述第四信号，生成所述输出数据的奇偶校验位。
11. 根据权利要求10所述的信息处理装置，其特征在于，所述后级生成部由具有与构成所述前级生成部的所述第二构成电路相同结构的多 个构成电路按照树状进行多级连接来构成。
12. 根据权利要求11所述的信息处理装置，其特征在于，所述后级 生成部中的各构成电路根据从前级中的预定数的构成电路输出的第三信 号和第四信号，生成用于针对与该第三信号有关的位数据生成奇偶校验 位的信号，作为对下一级的构成电路的第三信号输出，并且，生成从所 述预定数的构成电路输出的第四信号的与值，作为对所述下一级的构成 电路的第四信号输出。
13. 根据权利要求10 12中的任意一项所述的信息处理装置，其特 征在于，所述第一构成电路和所述第二构成电路具有相同结构。
14. 根据权利要求10 13中的任意一项所述的信息处理装置，其特 征在于，分别输入到所述多个第二构成电路的数据的所述预定数为2的n 次方，其中，n为1以上的整数。
15. 根据权利要求9 14中的任意一项所述的信息处理装置，其特 征在于，分别输入到所述多个第一构成电路的数据的所述预定位数为2 的n次方，其中，n为l以上的整数。
16. —种编码器，该编码器被输入二进制输入数据，将从该二迸制 输入数据的起始位看起最先出现"0"或"1"的位位置，作为输出数据输出，该编码器的特征在于，所述编码器具有用于生成所述输出数据的奇偶校验位的奇偶生成电路，该奇偶生成电路由如下部分构成第一级生成部，其由多个第一构成电路并列设置而成，在所述多个 第一构成电路中分别从所述起始位起每隔预定位数输入所述二进制输入 数据，生成用于针对所述预定位数的位数据生成奇偶校验位的第一信号 并输出该第一信号，同时，生成表示所述预定位数的位数据是否全部为 "0"或"1"的第二信号并输出该第二信号；以及第二级生成部，其根据从该第一级生成部中的所述多个第一构成电 路输出的所述第一信号和所述第二信号，生成所述输出数据的奇偶校验位。
17. 根据权利要求16所述的编码器，其特征在于， 所述第二级生成部由如下部分构成-前级生成部，其由多个第二构成电路并列设置而成，在所述多个第 二构成电路中，分别从所述起始位侧每隔预定数输入从所述第一级生成 部中的所述多个第一构成电路输出的所述第一信号和所述第二信号，根 据所述预定数的所述第一信号和所述第二信号，生成用于针对与所述第 一信号有关的位数据生成奇偶校验位的第三信号并输出该第三信号，同 时，生成所述预定数的所述第二信号的与值，作为第四信号，并输出该第四信号；以及后级生成部，其根据从该前级生成部中的所述多个第二构成电路输 出的所述第三信号和所述第四信号，生成所述输出数据的奇偶校验位。
18. 根据权利要求17所述的编码器，其特征在于，所述后级生成部 由具有与构成所述前级生成部的所述第二构成电路相同结构的多个构成电路按照树状进行多级连接来构成。
19. 根据权利要求18所述的编码器，其特征在于，所述后级生成部 中的各构成电路根据从前级中的预定数的构成电路输出的第三信号和第 四信号，生成用于针对与该第三信号有关的位数据生成奇偶校验位的信 号，作为对下一级的构成电路的第三信号输出，并且，生成从所述预定 数的构成电路输出的第四信号的与值，作为对所述下一级的构成电路的 第四信号输出。
20. 根据权利要求17 19中的任意一项所述的编码器,其特征在于， 所述第一构成电路和所述第二构成电路具有相同结构。
21. —种奇偶生成电路，该奇偶生成电路用于生成二进制数据的奇 偶校验位，该奇偶生成电路的特征在于， 所述奇偶生成电路由如下部分构成-第一级生成部，其由多个第一构成电路并列设置而成，在所述多个 第一构成电路中分别从起始位起每隔预定位数输入所述二进制数据，生成用于针对所述预定位数的位数据生成奇偶校验位的第一信号并输出该 第一信号，同时，生成表示所述预定位数的位数据是否全部为"0"或"1"的第二信号并输出该第二信号；以及第二级生成部，其根据从该第一级生成部中的所述多个第一构成电 路输出的所述第一信号和所述第二信号，生成所述二进制数据的奇偶校 验位。
全文摘要
本发明提供奇偶生成电路、奇偶生成电路用构成电路、信息处理装置以及编码器。在本发明中，为了能够在不增大处理时间，且不使电路变复杂的情况下，针对优先编码器的输出数据生成奇偶校验位，具备第一级生成部(4)，其由多个第一构成电路(10-1～10-8)并列设置而成，在所述多个第一构成电路中分别从起始位起每隔预定位数输入编码器的输入数据、即二进制输入数据，生成用于针对预定位数的位数据生成奇偶校验位的第一信号并输出，同时，生成表示预定位数的位数据是否全部为“0”或“1”的第二信号并输出；以及第二级生成部(5)，其根据从多个第一构成电路(10-1～10-8)输出的第一信号和第二信号，生成编码器的输出数据的奇偶校验位。
文档编号H03M13/00GK101336416SQ20068005221
公开日2008年12月31日 申请日期2006年2月1日 优先权日2006年2月1日
发明者山藤盛行 申请人:富士通株式会社