模数转换的制作方法

专利名称：模数转换的制作方法
技术领域：
本发明涉及计算机和计算机处理器领域，特别涉及模数转换器(ADC )。
背景技术：
模数转换器(ADC )是将连续信号转换成离散数字量的电子电路。通常， ADC是将输入模拟电压转换成数字量的电子设备。模拟信号在时间上是连续的，必需将它转换成数字值流。因此，需要对 从模拟信号中采样新数字值的速率进行限定。该新值的速率被称为转换器的 采样率或采样频率，通常叙述为每秒采样个数(sps)。可以以时间间隔T的采样时间来釆样、测量并存储连续可变带宽受限信 号，然后用插值公式从离散时间值中精确地再生该原始信号。然而，只有在 采样率比信号最高频率的两倍更高的时候才可以进行该再生。有时这被称为 香农-恩奎斯特采样定理。由于实际的ADC不能进行即时转换，所以有必 要在转换器进行转换的时间期间将输入值保持不变，该时间称为转换时间。经常期望能够以甚高频，例如在几千兆赫兹(GHz)的范围内对集成电 路(IC)中的模拟信号进行采样。然而，某些种类的IC是利用较古老的半 导体制造和材料技术制成的，只能以较低的频率，例如在小于l-2GHz的 范围内对信号进行采样。图1示出如当前公知技术中的模数(A/D)采样系统100的例子的图形 表示。芯片101中嵌入A/D块102。 A/D块102具有数据输出端105和用来 控制对输入信号103的采样的采样频率控制器104，数据输出端通常，但并 不必需为并行总线。该输入信号的最高频率分量为fi，并且采样频率fs必须 至少为频率fi的两倍，优选为频率fi的2.2倍，用于支持诸如傅立叶变换(FT )或快速傅立叶变换(FFT)等功能的采样。因此，基于恩奎斯特频率，如果 期望的输入频率fi在10GHz范围内，则芯片必须能够以近似20 - 22GHz对 采样频率fs进行时钟控制(clock)。制造如此高采样频率的芯片是更加昂 贵的，并且这些芯片的架构不允许在这种芯片中嵌入诸如CPU、存储器等的 大数据功能元件。已知几种模数转换方法。图1A为ADC的采样和保持电路图的示意表 示，其也被称为跟踪和保持电路。当采样和保持开关110闭合时，输入电压 的最近即时值就会被保持在采样和保持电容器111上。当采样和保持开关 110断开时，电路处于跟踪模式。输入端和输出端的緩沖器112隔离采样和 保持电容器111。采样和保持ADC是筒单和可靠的，但是局限于其采样频 率，并且它具有高误码率。第二种模数转换方法利用相位检测器ADC。相位检测器生成表示两个 信号输入之间的相位差的电压信号。当两个被比较信号完全同相时，对XOR 门的两个相等输入会输出为零的恒定电平。对于l度的相位差，异或(XOR) 门将在信号不同的持续时间(周期的1/360)输出1。当信号相隔为180度 时，XOR门放出稳定的l信号。对输出信号进行积分得到与相位差成比例 的模拟电压。相位检测器包含能够同时测量输入信号的若干相位差的若干 XOR门。这具有作为快速行动设备的优点，但是也具有作为高功耗设备的 缺点。第三种模数转换方法利用闪烁(flash) ADC,也称为并行ADC。图IB 为闪烁ADC电路图的示意性表示。闪烁ADC由一连串比较器120形成，其 中各比较器将输入信号与唯一的基准电压进行比较。比较器120的输出端连 接到优先编码器电路121的输入端，然后优先编码器电路121产生二进制输 出122。当在各比较器120处，模拟输入电压超过基准电压时，比较器120 的输出将顺序地饱和在高状态。优先编码器121基于最高位有效输入生成二 进制数，忽略所有其他有效输入。闪烁ADC在速度方面是高效的，但包含 大量部件。例如，三位闪烁ADC需要八个比较器，四位版本需要16个比较器，而八位版本则需要256个比较器。第四种模数转换方法为逐次逼近ADC,在图1C中示意性地示出。逐次 逼近ADC使用逐次逼近寄存器(SAR) 130为序列计数器。这个SAR130 通过校准开始于最高有效位(MSB)并结束于最低有效位(LSB)的所有位 的值来进行计数。在整个计数过程中，SAR130始终监视比较器的输出以查 看二进制计数是小于还是大于模拟信号输入，并然后相应地调整该位的值。 校准从MSB到LSB的位的不同值来获得等于原始十进制数的二进制数。数 模转换器(DAC) 131的输出比常规序列计数器更快地在模拟信号输入端收 敛。随机重整化群(SRG)132作为十进制到二进制的转换器。逐次逼近ADC 是更快速的设备，但具有高功耗和大量部件的缺点。已经采用各种方法来寻找能够对高频率输入速率进行采样的经济系统。 凯文.纳利在1998年10月发表于CSD杂志中的题目为"Design of a High-Performance Analog-to-Digital Converter(高性能模数转换器的设计)"的 论文中，公开了折叠和内插式8位2Gsps的ADC。在从闪烁(flash)变换 到折叠结构时，4位模数转换器所需要的比较器个数由15个降低到6个。 这种ADC增加了模拟带宽和最大采样率，并且比闪烁结构的ADC消耗的功 率更少。获得折叠功能的一种方法是使用交叉耦合的差分放大器，利用两个 交叉耦合的差分放大器来得到单个折叠。通过增加更多的电阻器和差分对可 以增加折的数目。纳利报告了利用98MHz的输入频率得到2GHz的采样频 率的结果。伊恩.金在2006年1月发表于I/O杂志中的题目为"Capturing Data from Gigasmple Analog-to-Digital Converters (从千兆采样才莫数转换器中捕获数 据)"的论文中，公开了一种对数字输出进行解复用的方法。对于1.5GHz 的采样率，将输出与750MHz的时钟同步的转换数据，其中所述数据在时钟 的上升沿和下降沿给予输出端。然后使用两个锁存器，其中在锁相数据时钟 的上升沿时钟控制一个锁存器，利用180度异相的信号时钟控制第二锁存 器。这样就将输出降低到375MHz。在锁存输入数据之后，用一组中间锁存器对时钟域移位，以便所有数据都可以在同一时钟沿在时钟控制下进入存储器阵列，将数据速率解复用至187.5MHz。可以将单通道设备置于双沿采样 模式，以将采样速度从1.5Gsps增加到3.0Gsps,这样就将输出数据位数从8 增加到16。这样就需要一种可以以远高于2-3GHz的采样频率进行转换的系统及方法。发明内容本发明的目的在于利用以其它方式不能够以足够高的速率进行釆样的 电路对甚高频输入模拟信号进行充分采样。本发明的实施例包括带有若干ADC和中央处理单元(CPU)的衬底和 分布式采样系统。各ADC与标明的CPU—起工作以形成ADC系统。举例 来说，各独立的ADC系统可以包含由0.18微米硅形成的传统设备。在这个 例子中，这些独立的系统能够为l-2GHz以下的范围内的信号进行采样。本发明的说明书示出如何使用多个传统设备来对甚高频的输入信号进 行充分采样。定时信号通过也称为延迟采样系统或中继采样系统分布式采样 系统。当该定时信号沿分布式采样系统到达第一标明点时，第一ADC对输 入信号进行采样。当该定时信号沿所述分布式采样系统到达第二标明点时， 第二 ADC对所述输入信号进行采样。该定时信号继续通过所述分布式采样 系统，直到设定数目的采样被相同设定数目的ADC系统采集为止。在所述设备均在单芯片上的情况下，如本例子中，该定时信号通过该分 布式采样系统经过该芯片，这样每个后续采样都发生在前一个采样之后的时 钟控制量的时间。这是当该定时信号经过系统的时候，由来源于该分布式采 样系统的多个顺序采样提示符或抽头实现的。这就产生了几个ADC对于高 频输入信号的累加采样，这样就实现了优选恩查斯特-香农采样必需的充分 采样。例如，如果期望使用只能进行lGHz采样的传统系统对10GHz的输 入信号进行充分采样，那么为了对该输入模拟信号进行顺序采样，需要20 个ADC系统。在本例子中，各ADC系统在前一个采样后的时钟控制50皮秒间隔得到采样。所有20个ADC系统的采样结果被组合以得到产生本质上 与能够以20GHz进行采样的单个ADC系统相同输出的结果。描述几个分布式采样系统。 一种分布式采样系统包括互相电串联连接的 几个加长轨图样或附加长度线。定时信号经过第一附加长度线，之后定时信 号抽头或提示符使第一 ADC系统对输入信号进行采样，这出现在At给定的 特定时间段。该定时信号继续经过第二附加长度线，之后定时信号抽头或提 示符使第二 ADC系统对输入信号进行第二次采样，这出现在第二时间段At 之后。该定时信号持续经过设定数目的长度线，其使来自相同设定数目的 ADC系统的累加采样。顺序采样的结果是来自多个ADC的一连串顺序数字 输出值。所述数字输出值可以为以同 一频率或不同频率对所有输入信号进行 采样的结果。分布式釆样系统的另 一个例子包括诸如SAW设备的特定介电常数材料 设备。设备的材料决定了定时信号通过它的速率。当定时信号沿该设备到达 多个等间距点时，多个ADC系统对输入模拟信号进行采样，顺序采样的结 果是来自多个ADC的一连串顺序数字输出值。所述数字输出值可以为以同 一频率或不同频率对所有输入信号进行采样的结果。又一种分布式采样系统使用定序器或乘法器，这样可以将定时信号倍增 所设置的次数，以便为每级提供增量时间段At。所述ADC系统在各时间周 期At之后对输入模拟信号进行采样。乘法器采样系统的输入信号采样结果为 来自多个ADC的一连串顺序数字输出值。所述数字输出值可以为以同一频 率或不同频率对所有输入信号进行采样的结果。还描述了提供大共模抑制的ADC差分运算放大器电路的例子。通过对 异相输入信号进行采样，该输入信号与背景噪音被完全区分并分离。这样可 以提供更加干净的信号，并且因此可以提供更加精确的采样结果。ADC电路的又一例子公开了 A/D单元，其基于连接到输入端的压控振 荡器(VCO)电路。该VCO的输出进入计数器，然后通过诸如XOR门的门与基准频率进行比较或定时。然后该输出连接到CPU，所述CPU还控制对该计数器的复位。还描述了可变尺寸孔径窗口采样系统的例子。该例子通过利用可变孔径时钟(variable aperture clock)来实现，例如由压控电阻器和电容器构成的 阻容微分器。该可变孔径时钟可以修改釆样脉冲的脉沖宽度以形成更窄的脉 沖宽度，并且因此达到更快的采样率。该可变尺寸孔径窗口采样系统可单独 用于ADC采样，或结合前述多个ADC分布式采样系统中的任何ADC分布 式采样系统来用于ADC釆样。鉴于如这里所述的和附图中的几幅图所示出的，对实施本发明的模式和 其工业适用性的描述，本发明的这些及其它目的和优势对于本领域技术人员 将变得清楚。这里所列的目的和优势并不是本发明所有可能优势的详尽列 表。此外，即使在应用中不存在或不需要一个以上预期目的和/或优势的情 况下，也可以实施本发明。另外，本领域普通技术人员将认识到，本发明的各种实施例可以实现一 个以上，但没有必要是所有的所述目的和/或优势。相应地，这里所述的目 的和/或优势不是本发明的要素，不应该把它理解为对本发明的限制。


图1为传统ADC系统的方框示意图；图1A为釆样和保持ADC的电路图；图IB为闪烁ADC的电路图；图1C为逐次逼近ADC的电路图；图2为根据本发明的一般ADC系统的方框示意图；图3a-3b为根据本发明第一实施例，输入模拟信号采用的采样和在定时 信号分布式线中制成的抽头之间的时序关系表示；图4为根据本发明第二实施例，输入模拟信号采用的采样和定时信号分 布式线中制成的抽头之间的时序关系表示；图5-6为本发明第三实施例的方框示意图；图7a-7b为也可以与本发明一起使用的ADC的电路图； 图8为根据本发明的计算机阵列的示意图；图9为示出图8中计算机子集的详细示意图和图8中互相连接的数据总 线的更详细示意图；图IO为图示出堆栈式计算机的总体布置框图；图lla-llc为根据本发明的ADC和计算机系统阵列的示意图；图12a为根据本发明的ADC采样系统的电路图；图12b示出在CMOS硅工艺中输入电压对输出频率的特性；和图13为根据本发明增强型ADC采样系统的电路图。
具体实施方式
参见附图描述本发明，其中相同的标记表示相同或相似元素。当按照获 得本发明目的的方式描述本发明时，本领域普通技术人员将认知到在不脱离 根据权利要求的本发明精神和保护范围的情况下，可以鉴于这些启示来实现任何变化。这里描述的和/或附图中示出的本发明实施例及其变化仅仅以示例的方 式呈现，并且不用来限制本发明的保护范围。除非以其它方式具体声明，可 以针对多种应用省略或修改本发明的个别方面和部件，同时保持在才艮据权利 要求的本发明的精神和保护范围内，因为意在使本发明适用于很多变化。图2示出根据本发明的ADC系统200的例子。输入信号204传递到芯 片201的若干模数转换器单元202a-202n。这个例子中示出外部采样时钟 205，但是也可以利用内部时钟。该采样时钟205在非常低的频率下运行， 例如比固有采样频率低10或20倍的频率。通过从时间分配装置206a-206n 提供顺序的时间段，可以将净采样率增加n倍。在本例子中，时间段由外部 源提供，尽管如上所述，也可以利用内部定时源。如果要对频率高达10GHz 的输入信号204进行采样，那么为了进行最优恩奎斯特-香农采样，20或 22GHz的釆样时钟205是必要的。但是，本创造性系统中，该采样时钟205可以在例如分别针对n=20或22的1GHz下运行。时间分配装置206a-206n 提供的时间段可以采用采样频率的1/20、 1/22的增量或相似增量，以便各 ADC 202可以在稍微延迟的点上对输入信号204进行采样，产生等同于使用 单个ADC以20或22GHz的速率采样的釆样。时间分配装置206a-206n提供 的时间^歐作为独立的分配站(例如206J和相应的独立ADC(例如A/D 202a) 之间抽头线连接器207a到207n的结果而出现。当定时信号(由采样时钟205 产生)通过多个串联连接的分配站或分配装置206a-206n时， 一连串抽头或 采样提示符通过抽头线连接器207a-207n分别发送到相应的ADC 202a-202n。这种方法要求大量的ADC或A/D通道202，例如，在这种情况下，至 少为20或22,但允许使用更古老的技术芯片201，例如0.18微米硅，并且 允许对以lOGHz的范围内或上下运行的信号进行采样。通过增加更多的A/D 通道202,可以进一步增加采样信号频率(或其最高的傅立叶变换分量)。本例子中可互换地将项202a-202n的名字用作ADC、转换器单元或通道。 通常，为了能够在处理中不丢失采样数据地处理数据的量，各A/D通道202 必须具有足够的数据传输能力，例如，与A/D通道202a-202n相对应的自身 CPU203a-203n 。可以用多种方式获得输入信号的各ADC采样之间的时间段，如在下列 实施例中所示例的。图3a公开了在本发明第一实施例中的时间分布式采样 系统中，输入信号301采用的采样和轨图样303中的抽头之间的时间关系。 该轨图样303包含多条串联连接的加长线。本时间分布式采样系统具有多个 ADC系统，其中各ADC系统包括ADC 202和相关联的中央处理单元(CPU ) 203，如之前相对于图2所讨论的。当定时信号306通过第一长度线303&到 达抽头点Wi时，做出在由At 304给出的可测时间量之后对输入信号301进 行采样的提示符。该定时由ADC采样点Q表示。当该定时信号306继续通 过第二长度线303b到达第二抽头点W2时，做出第二时间段At之后对输入 信号301进行采样的提示符。该定时由ADC采样点C2表示。在定时信号306到达各轨图样303在分布线上的各抽头的抽头点WrWn之后，单独的 ADC系统对输入信号301进行采样。顺序采样的结果是一连串来自多个ADC 的顺序数字输出值。所述数字输出值可以是以同一频率或不同频率进行采样 的结果。下面参见图3a进行更加详细的解释。定时信号306通过第一长度线303a 到达抽头点W,。在那个在时间上用ADC采样点Q来表示的时间点，第一 ADC系统对输入信号301进行采样。当该定时信号306经过第二长度线303b 到达由\￥2表示的抽头点时，第二 ADC系统在ADC采样点C2对输入信号 301进行采样。上述分布式采样系统在时间上由d和C2等标明的ADC釆样 点302持续对输入信号301进行采样。随着定时信号306通过多个长度线 303,输入信号301在各顺序的时间段At 304之后被采样。为了对输入信号 301进行充分采样以满足恩奎斯特-香农需求，在芯片上建立了若干个ADC 系统。仔细考虑以下给出的对本发明进行进 一 步阐明的例子，其中所给出的例 子并不作为限制性特征来解释。例如，如果要对lOGHz频率的输入信号301 进行采样，那么ADC采样点302之间的时间差304必须至少为50皮秒才能 满足针对lOGHz输入信号的足够采样率的恩奎斯特-香农要求。各连续 ADC系统可以在釆样点d和C2等处对输入信号301进行采样，其中各采样 可以出现在前一 ADC采样之后50皮秒时。该ADC采样点302在时间上对 应于沿轨图样303的连续抽头点Wp W2等。如果各ADC系统能够在每纳 秒捕获或进行采样，那么总共需要20个ADC系统来对即将进入的lOGHz 信号进行充分采样。在本例子中，本发明使用多条互相连接长度线的分布式 采样系统等同于使用单个ADC，其能够以20gsps的采样率对lOGHz的输入 信号进行采样。图3b公开了本发明第二个实施例中的时间分布式采样系统中输入信号 301采用的采样和在一连串连接的反相器对305中制成的抽头之间的时间关 系。图3a的各时钟轨图样303被图3b中的反相器对305代替。定时信号306经过一连串相连接的转换器对305。当该定时信号306经过第一反相器对 305a时，做出在与ADC采样点d—致的第一时间段At 304之后对输入信号 301进行采样的提示符。当该定时信号306继续通过第二反相器对305b时， 做出在与ADC采样点C2—致的第二时间段At304之后对输入信号301进行 采样的提示符。当该定时信号306分别在由wrWn标明的点通过各反相器对 时出现ADC采样点CrCn，单独的ADC系统在各ADC采样点CrQj对输入 信号301进行釆样。顺序采样的结果是一连串来自多个ADC的顺序数字输 出值。所述数字输出值可以是以同一频率或不同频率进行采样的结果。下面参见图3b进行更加详细的说明。当定时信号306经过第一反相器 对305a到达由Wt表示的抽头点时，第一 ADC系统第一 ADC采样点对输 入信号301进行采样，所述第一 ADC采样点在时间上由d标明。当该定时 信号306经过第二反相器对305b到达由\￥2表示的抽头点时，第二ADC系 统在第二 ADC采样点C2对输入信号301进行采样。当该定时信号306经过 多个反相器对305时，上述分布式采样系统继续对输入信号301进行采样。 当定时信号306通过各反相器对305时，输入信号301在各顺序时间段At 304之后的各ADC采样点302被采样。为了能满足恩查斯特-香农需求， 在芯片上建立若干个ADC系统以对输入信号301进行充分采样。图4公开了本发明第三实施例中对输入模拟信号405的采样和在特定介 电常数材料设备401中制成的线抽头之间的时间关系。时间分布式采样通过 使用诸如表面声波(SAW)设备的特定介电常数材料设备401来实现。当定 时信号406沿设备401经过由S广Sn给定的各等间距点时，在各可测时间段 △t 403之后对输入信号405进行采样。图4所表示的特定介电常数材料设备分布式采样系统与图3a中的轨迹 分布式采样系统进行相似的工作。如之前参见图2所述，独立ADC系统包 含ADC和相应CPU。当定时信号406沿设备401到达与SrSn相对应的各 顺序等间距点时，各顺序ADC系统在ADC采样点402处对输入信号405 进行釆样。当该定时信号406经过设备401时，做出在各增量时间段At403之后对输入信号405进行采样的提示符，其中At403的值由设备401的特定 材料确定。当该定时信号406到达Si给定的第一采样点402时，做出由第 一 ADC系统在第一 ADC采样点d对输入信号405进行采样的提示符。当 该定时信号406在第二时间段At 403之后到达设备401内的第二个采样点 S2时，提示第二 ADC系统在相应的第二 ADC采样点C2对输入信号405进 行釆样。上述采样系统持续在ADC采样点402对输入信号405进行采样， ADC采样点402在时间上对应于设备401的SrSn点。顺序采样的结果是一 连串来自多个ADC的顺序数字输出值。所述数字输出值可以是以同 一频率 或不同频率进行采样的结果。在使用lOGHz输入信号405的例子里，定时信号406到达设备401中 的Si给定的第一点，在该点，提示第一 ADC系统在50皮秒的第一时间段 403之后的第一 ADC采样点d对输入信号405进行采样。当该定时信号406 到达设备401中的第二点S2时，提示第二 ADC系统在50皮秒的第二时间 段403之后发生的第二采样点C2对输入信号405进行采样。如果各ADC系 统以1纳秒的速率对输入信号405进行采样，那么需要20个ADC系统来对 lOGHz的输入信号405进行充分采样。在该例子中，使用本发明的特定介电 常数材料设备的分布式采样系统等同于使用单个ADC的采样系统，能够以 20gsps的采样率对lOGHz的输入信号进行采样。第四实施例公开了一种定序器或乘法器分布式采样系统601,并参见图 5对该实施例进行描述。定序器分布式采样系统601的一个例子是使用射极 耦合逻辑(ECL)作为定序器501。该定序器501包括一组触发器508,由 w广Wn表示。各触发器508都连接于一 ADC502,然后各ADC 502也连接于 相应的CPU 506。定时信号507进入定序器501,然后每级排序或用At 503 给定的相同增量与定时信号507相乘。这样，当脉沖504通过第一 ADC触 发器Wi时，ADd对输入信号505进行采样。在第二时间段At503之后，脉 冲504经过第二个ADC触发器w2, ADC2对输入信号505进行采样。上述 分布式采样系统利用n个触发器WrWn并分别使用ADd-ADCn持续对输入信号505进行采样。采样结果由n个相关联的CPU506来处理。顺序采样的 结果是一连串来自多个ADC的顺序数字输出值。所述数字输出值可以是以 同一频率或不同频率进行采样的结果。定序器501的重要特征是各触发器 508之间的时间可以变化。在10GHz输入信号505的例子中，定序器501包括20个触发器508， 由w广Wn表示。输入模拟信号505以50皮秒时间段At 503的间隔顺序地被 采样。例如，当脉冲504在50皮秒的第一时间段At 503之后通过第一个ADC 触发器Wi时，ADd会对输入模拟信号505进行采样。然后，当脉冲504在 50皮秒的第二时间段At 503之后通过第二个ADC触发器w2时，ADC2会对 输入模拟信号505进行采样。如果各ADC 502都能够以1纳秒的速率对输 入模拟信号505进行采样，那么则需要20个触发器508连同20个相关联的 ADC 502和20个相关联的CPU506才能以20gsps的采样率对lOGHz的输入 信号505进行充分采样。在本例子中，使用多个带有本发明的定序器或乘法 器的ADC的分布式采样系统等同于使用能够以20gsps的采样率对10GHz 的输入信号进行采样的单个ADC的采样系统。图6为参见图5所描述定序器或乘法器分布式采样系统外加时钟生成块 602的方框图。时钟生成块602可以是内部或外部的，并且可以包括^旦不限 于锁相环(PLL)、延迟锁定环(DLL)、压控振荡器(VCO)、环形振荡 器、晶体振荡器或其他类型的振荡器。图6还示出定时信号603。图7a为可与前述本发明一起使用的ADC的电路图707，其利用差分运 算放大器。图7a所示的差分运算放大器具有两个输入源701，其与运算放大 器702a和702b —起使用，其中运算放大器702b为带有可选增益乘法器的 电压对电流驱动器。这种配置为输入信号的精确再生提供很大的共模抑制。 图7a的系统进一步示出计数器704、 CPU 705和数字输出信号706。图7b为包括单端压控振荡器703的ADC的电路图707。其余元件与图 7a中的元件相同。图7a的反相器系统具有能够从不需要的背景噪音中分离 出待采样的期望输入信号701的优势；图7b没有抗扰性。但是，图7b的反相器系统只需要一个管脚连接器，而图7a的转换器系统需要两个管脚连接器。图7a和7b的ADC电路图可以和前述任意一个ADC/CPU分布式采样 系统一起使用，用于对输入模拟信号进行采样。上述ADC/CPU分布式采样系统也可以与发明者众所周知的多种结构 中的任何一种进行集成。实现本发明的一种模式是通过利用独立计算机阵 列。阵列在图8中以示意示出，并用通用参考符IO来标明。计算机阵 列IO具有多个(本例中示出24个)计算机12 (有时在阵列例子中也称为 "核心"或"节点")。在所示出的例子中，所有计算机12都位于单个电 路小片14上。根据本发明，各计算机12均为通用独立工作的计算机，如在 下文中将更加详细的讨论的。计算机12通过多条(在下文中将更详细讨论 其数量)互相连接的数据总线16互相连接。在本例子中，数据总线16为双 向异步高速并行数据总线，尽管出于该目的所采用的其他互相连接手段也在 本发明的范围内。在阵列IO的本实施例中，不但计算机12之间的数据通信 可以是异步的，而且独立的计算机12也可以运行于内部异步模式。独立计 算机12可以异步运行，由于各计算机12在不执行指令时基本不耗费功率并 且没有时钟在其中运行，这就节省了大量功率。本领域技术人员将意识到，为了清楚起见，在图8的视图中省略电路小 片14上的其他附加的组件。这些附加部件包括电源总线、外部连接焊盘 以及樣i处理器芯片的其他这些普通方面。计算机12e为不处于阵列IO边界的一个计算机12的例子。也就是说， 计算才几12e具有四个正交相邻计算才几12a, 12b， 12c和12d。在下文中对 于阵列10的计算机12之间的通信的更详细讨论，将以示例的方式4吏用计算 机12a-12e的分组。如图8的^L图所见，诸如计算机12e的内部计算4几12 具有四个其他的可以通过总线16与之通信的计算机12。在以下讨论中，所 讨论的原理将应用于所有计算机12，除了位于阵列10边缘的计算机12，其 只能够与三个其他计算机12直接通信，以及拐角计算机12,其只能够与两个其他计算机12直接通信。图9为图8中的一部分的更详细视图，只示出一些计算机12,特别是 包括计算机12a-12e。图9的视图还揭示每条数据总线16都具有读线18、 写线20和多条(在本例子中为18)数据线22。数据线22能够并行同时传 输一个18位指令字的所有比特。根据本发明的方法，诸如计算机12e的计算机12可以将其一条、两条、 三条或全部四条读线18设置为高，这样来准备从相应的一个、两个、三个 或全部四个相邻计算机12接收数据。同样的，计算机12也可以将其一条、 两条、三条或全部四条写线设置为高。当一个相邻计算机12a、 12b、 12c或12d将其自身与计算机12e之间的 写线20设置为高时，如果计算机12e已经将相应读线18设置为高，那么字 在相关联的数据线22上从那个计算机12a、 12b、 12c或12d传输至计算机 12e。然后，发送计算机12将释放写线20，并且接收计算机(在该例子中为 12e)将写线20和读线18拉低。后一个动作是向发送计算机12确认已经接 收到数据。注意，上述说明并不必然地意图按顺序指示事件的顺序。在实际 应用中，接收计算机可以在发送计算机12释放(停止拉高)其写线20之前， 尝试将写线20设置得略低。在这种情况下，发送计算机12 —释放其写线 20，写线20就会被接收计算机12e拉低。每当诸如计算机12e的计算机12预计要写入，将其一条写线20设置为 高时，它将简单等待，基本不耗费功率，直到如上所述有相邻计算机12 "请 求"该数据，除非数据待被发送到其上计算机12已经将其读线18设置为高， 在这种情况下数据被立即发送。类似地，每当计算机12预计要读取，将其 一条以上读线18设置为高时，它只是筒单等待，基本不消耗功率，直到连 接到所选择的计算机12的写线20变高，从而在两个计算机12之间传输指 令字。如上所述，可能存在若干种潜在的手段和/或方法来使计算机12如所述 工作。但是，在本例子中，计算机12之所以运转地这样简单是因为它们都是内部通用异步运行(除了以所述异步方式相互之间传输数据)。也就是说， 通常是按顺序完成指令。当出现写或读指令时，直到该指令完成(或者，也 许作为替代地，直到其因为"复位"或其他原因被异常中断时)才会有进一 步的动作。现有技术中，没有规则的时钟脉冲。更具体地说，只有当正在被 执行的指令既不是读类型指令也不是写类型指令时(假如读或写类型指令经 常需要另一个实体完成)或当该读或写类型操作事实上已经完成时，才生成 脉冲来完成下一个指令。图10为图示出图8和图9的一个计算机12例子的总体布置框图。如 图IO的视图所见，各计算机12为具有其自己的RAM24和ROM26的通用 整装计算机。如以上提到的，计算机12有时也称为独立"节点"。在本例 子中，假如计算机12被组合在单芯片上。计算机12的其他基本元件为包括R寄存器29的返回堆栈28、指令区 域30、算术逻辑单元("ALU"或"处理器")32、数据堆栈34和用于对 指令进行解码的解码逻辑段36。本领域技术人员通常应该很熟悉诸如本例 子中的计算机12的基于堆栈计算机的操作。计算机12为具有数据堆栈34 和单独的返回堆栈28的双堆栈计算机。在本发明的这个实施例中，计算机12具有与相邻计算机12进行通信的 四个通信端口 38。这些通信端口 38被进一步限定为上端口 38a、右端口 38b、 左端口 38c和下端口 38d。通信端口 38为三态驱动器，具有关闭状态、接收 状态(用于驱动信号使其进入计算机12)和发送状态(驱动信号使其离开 计算机12)。如果特定计算机12不在诸如计算机12e的例子的阵列内部(图 8)，那么至少出于上述目的， 一个以上通信端口 38不会被那个特定计算机 使用。然而，那些连贯的电路小片14边缘的通信端口 38可具有设计在计算 机12内部或计算机12外部但与之相关联的附加电路，从而使这种通信端口 38充当外部1/0端口 39 (图8)。该外部I/0端口 39的例子包括，但不限 于USB (通用串行总线)端口 、 RS232串行总线端口 、并行通信端口 、模数 和/或数模转换端口以及很多其他可能的变体。根据在此所述的本发明实施例，不论为此目的使用哪种附加或修正电路，关于处理从"外部，，1/0端口 39接收的指令和/或数据的"外部，，1/0端口 39的操作方法，与这里所述"内 部"通信端口 38相比，是相似的。在图8中，"边缘"计算机12f与相关 联的接口电路80 (以框图形式示出) 一起图示出，接口电路80用于通过外 部I/O端口 39与外部设备82进行通信。在目前描述的实施例中，指令区域30包括若干寄存器40，在本例子中， 寄存器40包括A寄存器40a、 B寄存器40b和P寄存器40c。在本例子中， A寄存器40a为全18位寄存器，而B寄存器40b和P寄存器40c为9位寄 存器。图10的视图中还以框图的形式图示出时间片定序器42。数据堆栈34和返回堆栈28不是像很多现有计算机中的由栈指针存取的 存储器阵列。更准确地说，堆栈34和28为寄存器阵列。数据堆栈34中顶 部的两个寄存器为T寄存器44和S寄存器46。数据堆栈34的剩余部分为 具有在该例子中编号为S2-S9的八个附加硬件寄存器的循环寄存器阵列 34a。在任何时候，循环寄存器阵列34a中的八个寄存器之一将被选作S寄 存器46下面的寄存器。选择低于S的堆栈寄存器的移位寄存器中的值不能 够被软件来读或写。类似地，返回堆栈28的顶部位置为专用R寄存器29， 而返回堆栈28的剩余部分为循环寄存器阵列28a(图中未具体显示)，其具 有在该例子中编号为Rl-R8的八个附加硬件寄存器。除了之前在这里讨论的寄存器，指令区域30还具有用于存储目前正在 被使用的指令字的18位指令寄存器30a和用于目前正在被执行的特定指令 字的附加5位操作码寄存器30b。前述ADC/CPU分布式采样系统可以与上述计算机阵列集成，产生大量 不同类型、大小和目的的系统组合。另外，这样的系统可以作为独立离散部 件被加工为集成在基片上、完全加工为单芯片或以上两种工艺的结合。以下描述将给出不同ADC阵列可能的两个例子，用来进一步阐明本发 明但不应当被解释为限制性特征。图lla示出带有几个计算机或节点12的 芯片或电路小片14。内部计算机12被标明为互连的通用计算机(G) 94，因此，如上所述，其可以互相共享资源。电路小片14的边界包含几个ADC (A) 95。各ADC (A) 95具有称为ADC计算机(C) 96的专用计算机。各ADC计算机(C) 96接入任意或所有通用计算机(G) 94。可以利用或不利用ADC计算机(C) 96之间的连接。图lib示出带有几个计算机12的电路小片14的另一个实施例。ADC (A)95形成在电路小片14的边界，但是没有如图lla中的专用ADC计算机(C) 96。各ADC (A) 95直接接入任意或所有互连的通用计算机(G)94。图Uc示出带有总共40个计算机12的电路小片14,其中20个计算机 12为ADC(A)95， 20个计算机12为通用计算机(G) 94。图llc为在前 面对10GHz输入模拟信号进行采样的例子中利用电路小片14的例子。各独 立ADC能够以lgsps的速率进行采样；因此，需要20个这样的ADC ( A) 95和20个相关联的通用计算机(G) 94来对10GHz的输入模拟信号进行采 样。图12a为本发明另一实施例的ADC系统1200的电路图。本实施例中， 测得的电压被转换成一频率，然后该频率被数字电路读取。A/D单元202基 于使用连接到输入端204的VCO 1201的压控振荡器(VCO)电路。VCO 的输出进入计数器1202，在该处，输出通过门与参考频率1203进行比较或 定时。当在门1204的一个输入端判断出选通信号1203时，计数器1202在 门1204的另一个输入端所判断出的计数值被传递到门1204的输出端。门 1204的输出端(指示输入204的电压的计数值)连接到CPU 203， CPU 203 也通过线1205控制对计数器1202的复位。信号1203同时被提供给CPU 203， 或作为替代地，由CPU203提供，这样CPU203具有门1204何时提供可用 计数信号的指示。本该例子中，门1204为XOR门1204。换句话_沈，XOR 门1204只充当门。图12a的ADC电路图已经组合之前讨论的现有技术的ADC转换方法的 优点，减少或消除了它们的缺点。图12a的ADC电路图具有图1A的采样和保持电路的简单性和可靠性，相位检测器、闪烁(图IB)和逐次逼近(图1C)电路的速度和精度。图12a的本创造性电路具有少量元件，并且比快速 电路相比消耗很少的功率。本创造性ADC电路的输入204不局限于电压源， 也不取决于频率。VCO 1201的范围没有限制，并且计数器1202可^f吏用任意速度或速率。图12b显示在诸如0.18孩i米珪的CMOS硅工艺中的VCO 1201的特性 图1211。输入电压的范围为0-1.8伏，其中频率从1GHz移动到2GHz。然 而，存在一近似为1 - 1.2伏宽度的窄动态或有用范围1212。传输曲线1213 在x轴上示出输入电压，并在y轴上示出输出频率(GHz)。本领域技术人 员应该明白，输入204 (图12a)应该有偏压，使得其电压摆动落入有用范 围1212，在该范围内，电压和频率值有一对一的关系。注意，这种一对一 的关系不必为线性关系。图13示出根据本发明另一实施例的增强型采样系统1300。在A/D转换 器单元202中，输入线204连接到可选输入緩冲器1307，然后继续连接到 输入采样开关1301,输入采样开关1301连接到采样和保持电容器1302。釆 样和保持电容器1302的电压控制VCO 1201。这种方法允许振荡器在采样之 间以稳定频率运行。而VCO 1201连接到计数器1202，如上所述，然后计数 器1202连接到CPU 203。在本例子中，CPU 203还控制发送到緩沖器1306的采样脉冲。利用可 变孔径时钟系统，例如由压控电阻器1304和电容器1305制成的阻容微分器， 其中电阻器1304是电压可调的。CPU203产生被緩冲器1303緩沖的更短微 分脉沖，并控制输入采样开关1301。通过控制电阻器电压，CPU203可以修 改采样时段的脉冲宽度并创建更小的孔径窗口 ，从而提高采样率。压控电阻器1304和电容器1305创建阻容微分器，其确定输入采样开关 1301的孔径窗口尺寸或可变速率。CPU203通过控制电阻器1304的电压来 修改采样时段的脉冲宽度。CPU203创建更短的微分脉冲，从而控制输入采 样的采样和保持开关1301。更短的采样孔径窗口提供对更高频率的输入信号进行采样的能力。可变采样孔径窗口也通过重新同步电路对返回的采样相 位一起再次进行重新同步。修改脉沖宽度会影响电容器的稳定时间等，因而影响采样的精度。在速 度和精度之间存在折衷，其中越高的速度会导致越不精确的测量结果。因此，电阻器1304允许系统具有在CPU 203中作为代码运行的针对精度的软件控 制(未示出)。为了更清楚地解释，在本例子中示出的阻容(RC )微分器位于CPU 203 的外部。RC电路的特定细节对于实施本发明不是特别重要。实际上，本领 域技术人员将意识到，很多CPU具有内部输出脉冲宽度调制信号的能力。 因此，应当意识到，如特定应用的细节所指示的，可以直接从CPU203或通 过一些外部电路向开关1301提供宽度受控脉冲。可以使用任何向开关1302 提供脉冲宽度调制信号的手段。提供可变采样率的本发明可变宽度孔径窗口可以单独使用，或与任何前 述时间分布式ADC采样系统结合使用。因此，多个ADC分布式采样系统中 的各ADC还可以包括诸如阻容微分器的可变孔径时钟，以提供更短脉沖， 并且因此提供更短的孔径窗口和更快的采样率。同样，ADC可变速率孔径 窗口采样系统可以与前述多个ADC分布式采样系统实施例的^f壬意一个一起 使用，所述多个ADC分布式采样系统实施例包括但不限于参见图3a所述的 轨图样实施例、参见图3b所述的反相器对实施例、参见图4所述的特定介 电常数材料设备实施例和参见图5和图6所述的定序器实施例。以上所有例子只是本发明可用实施例中的 一些例子。本领域技术人员容 易看到，在不脱离本发明的精神和保护范围的情况下，可以做出大量其他的 修改和替换。相应地，这里的公开内容并不意图作为限制性的，并且所附的 权利要求可以解释为包括本发明的全部保护范围。
权利要求
1、一种模数转换器ADC系统，包括输入信号线；输入采样开关；采样和保持电容器；可变孔径时钟；计数器；和压控振荡器。
2、 根据权利要求1所述的ADC系统，其中 所述釆样和保持电容器控制所述压控振荡器。
3、 根据权利要求1所述的ADC系统，其中 所述可变孔径时钟包括阻容微分器。
4、 根据权利要求1所述的ADC系统，其中 所述系统进一步包括中央处理单元CPU。
5、 根据权利要求4所述的ADC系统，其中
6、 根据权利要求4所述的ADC系统，其中所述CPU和所述可变孔径时钟修改采样时段的脉冲宽度。
7、 根据权利要求1所述的ADC系统，其中 所述可变孔径时钟包括压控电阻器和电容器。
8、 —种使用模数转换器系统的方法，包括 提供输入采样开关； 提供中央处理单元CPU; 提供压控振荡器； 提供可变孔径时钟； 通过所述CPU产生采样脉沖；并且通过所述可变孔径时钟从所述采样脉冲中形成纟效分脉沖。
9、 根据权利要求8所述的方法，其中 所述可变孔径时钟包括阻容微分器。
10、 根据权利要求8所述的方法，其中 所述可变孔径时钟包括压控电阻器；和 电容器。
11、 根据权利要求8所述的方法，其中所述可变孔径时钟产生所述输入采样开关的可变速率孔径窗口 。
12、 根据权利要求8所述的方法，其中 所述可变孔径时钟修改采样时段的脉沖宽度。
13、 根据权利要求8所述的方法，其中所述可变孔径时钟控制所述输入采样开关的孔径窗口尺寸。
14、 一种对输入模拟信号进行采样的方法，包括 通过分布式采样系统传送定时信号；针对多个模数转换器ADC中的至少一个模数转换器，通过可变孔径时 钟从采样脉沖中形成微分脉冲；分别使用所述多个ADC对输入模拟信号进行多次采样；并且将所述输入模拟信号的各采样进行组合以形成一连串顺序数字输出值。
15、 根据权利要求14所述的方法，进一步包括中央处理单元CPU。
16、 根据权利要求14所述的方法，其中 所述可变孔径时钟包括阻容微分器。
17、 根据权利要求15所述的方法，其中 所述可变孔径时钟包括压控电阻器；和 电容器。
18、 根据权利要求17所述的方法，其中，所述C P u控制所述压控电阻器的电压。
19、 根据权利要求14所述的方法，其中 所述可变孔径时钟修改采样时段的脉沖宽度。
20、 根据权利要求14所述的方法，其中所述可变孔径时钟控制输入采样开关的孔径窗口尺寸。
21、 根据权利要求14所述的方法，其中 所述微分脉冲比所述采样脉冲短。
22、 根据权利要求14所述的方法，其中 所述微分脉冲使得输入采样开关的孔径窗口尺寸更小。
23、 根据权利要求14所述的方法，其中所述分布式采样系统提供所述输入模拟信号的顺序定时采样，以使所述 各顺序定时采样相对最接近的在前釆样偏移一时间量。
24、 根据权利要求14所述的方法，其中所述多个模数转换器中的各模数转换器能够以预定采样率进行采样，和 所述方法产生基本上与使用单个ADC相同的输出，该单个ADC能够 以一个等于预定采样率与所使用的ADC总数的乘积的采样率进行采样。
25、 根据权利要求14所述的方法，其中 所述分布式采样系统包括多个导电轨图样，其电串联连接在一起以在所述多个导电轨图样中 的各导电轨图样之间形成结点；和通过所述定时信号分别位于所述各结点处的多个顺序采样提示符。
26、 根据权利要求14所述的方法，其中 所述分布式采样系统包括多个反相器对，其电串联连接在一起以在所述各反相器对之间形成 结点；和通过所述定时信号分别位于所述各结点处的多个顺序采样提示符。
27、 根据权利要求14所述的方法，其中所述分布式采样系统包括由特定介电常数材料构成的设备；和位于沿所述设备的多个等间距点中的各等间距点处的多个顺序采 样提示符。
28、 根据权利要求14所述的方法，其中 所述分布式采样系统包括由多个触发器构成的定序器设备，所述多个触发器分别连接到所述 多个ADC;和传送入所述定序器设备的定时信号，所述定时信号与多个脉沖相 乘，其中所述多个脉冲中的各脉冲分别对应于所述多个触发器中的各触发器。
29、 根据权利要求14所述的方法，其中 所述各输入模拟信号采样从恒定频率输入模拟信号中得到。
30、 根据权利要求14所述的方法，其中 所述各输入模拟信号采样从可变频率输入模拟信号中得到。
31、 —种提高模数转换器ADC的采样率的方法，包括 提供输入采样开关；提供可变孔径时钟；通过中央处理单元CPU产生采样脉冲宽度；和 修改所述采样脉冲宽度以形成所述ADC的采样时段的微分脉冲宽度。
32、 根据权利要求31所述的方法，其中， 所述微分脉冲宽度比所述采样脉冲宽度窄。
33、 根据权利要求32所述的方法，其中， 所述窄微分脉沖宽度引起所述ADC的采样率增加。
34、 根据权利要求31所述的方法，其中， 所述可变孔径时钟包括阻容微分器。
35、 根据权利要求31所述的方法，其中，所述可变孔径时钟包括 压控电阻器；和 电容器。
36、 一种模数转换器ADC电路，包括 压控振荡器VCO;计数器； 基准频率源； 输入信号源；和 XOR门。
37、 根据权利要求36所述的电路，进一步包括到中央处理单元CPU的连接。
38、 根据权利要求37所述的电路，其中， 所述压控振荡器的输出进入所述计数器。
39、 根据权利要求38所述的电路，其中， 所述输出通过所述门与所述基准频率进行比较。
40、 根据权利要求37所述的电路，其中， 所述CPU控制对所述计数器的复位。
全文摘要
公开了对高频输入模拟信号进行采样并将其转换成数字输出信号的改进方案。这是通过利用结合分布式采样系统的多个模数转换器来实现的。这种多个转换器和分布式采样系统的组合允许使用诸如0.18微米硅的传统设备处理，并且还提供对甚高频输入信号的精确采样。分布式采样系统通过使用用于多个采样的多个ADC来提供输入信号的多个采样，其中各采样从最接近的在前采样起依次偏移固定的时间量。各ADC具有标明的中央处理单元(CPU)以得到足够的数据传输能力。来自所述多个ADC的采样为一连串顺序数字输出值。所述数字输出值可以是以同一频率或不同频率对所有输入信号进行采样的结果。分布式采样系统的类型包括多个互相串联连接的加长轨图样、多个互相串联连接的反相器对、特定介电常数材料设备和定序器或乘法器。第二增强型采样系统包括可变尺寸孔径窗口，其中采样脉冲的带宽通过可变时钟机制变窄，以产生更快的采样率。这种可变尺寸孔径窗口系统可单独使用，或与前述多个ADC分布式采样系统中的任何ADC分布式采样系统结合使用。
文档编号H03M1/60GK101277113SQ20081008559
公开日2008年10月1日 申请日期2008年3月24日 优先权日2007年3月22日
发明者查理斯·H·莫尔, 约翰·休伊, 莱斯·O·什尼维利 申请人:科技资产股份有限公司