专利名称：电源接通清除电路的制作方法
技术领域：
本发明涉及电源接通清除电路。
背景技术：
一旦电源电压上升，由于电容ll的耦合，节点B的电压也成为电源电压。于是，由于反相器21,节点C的电压成为低信号电平。节点C的电压由波形整形电路103进行波形整形。该低信号电平将被连接至节点D的电路进行初始化。并且， 一旦节点C的电压成为低信号电平，作为反馈电路的E型NMOS晶体管3截止，E型NMOS晶体管3不工作。
其后，由于控制电路101，节点A的电压成为电源电压。于是，E型NMOS晶体管2导通，净皮蓄积在电容11上的电荷通过D型NMOS晶体管1及E型NMOS晶体管2放电，节点B的电压也成为接地电压。于是，由于反相器21，节点C的电压成为高信号电平。节点C的电压由波形整形电路103进行波形整形，在节点D成为高信号电平。该高信号电平使连接在节点D的电路正常工作。并且， 一旦节点C的电压成为高信号电平，E型NM0S晶体管3导通，节点B的电压成为接地电压。即，节点B的接地电压和节点C的高信号电平祐L保持(例如参照专利文献1)。
3[专利文献1]特开平10-200053号公报。
但是，由于电源电压上升速度迟緩或电源电压从接地电压以外的
电压上升时，节点c的电压往往变得不确定，电源接通清除电路往往
不能正常工作。
发明内容
本发明是鉴于上述课题所作的发明，提供正常工作的电源接通清除电路。
101控制电if各 102充放电电路 103波形整形电路 104判定电路 22下拉元件
具体实施方式
下面，参照
本发明的实施例。
第一实施例
首先，就第一实施例的电源接通清除电路的结构进行说明。图l是 表示第 一实施例的电源接通清除电路的图。
电源接通清除电路设有控制电路101、充放电电路102、判定电 路104及波形整形电路103。充i欠电电路102设有电容ll、 D型(耗 尽型)NMOS晶体管1及E型(增强型)NMOS晶体管2。判定电路104 设有反相器21、 E型NM0S晶体管3、电容12及下拉元件22。
控制电路101的输入端子连接在电源接通清除电路的输出端子上， 输出端子连接在E型NMOS晶体管2的栅极上。电容11的一端连接 至电源端子，另一端连接至D型NMOS晶体管的漏极。D型NMOS 晶体管1的栅极和源极连接至E型NMOS晶体管2的漏极。E型NMOS 晶体管2的源极连接至接地端。反相器21的输入端子连接至电容11 的另一端，输出端子连接在波形整形电路103的输入端子上。E型 NMOS晶体管3的栅极连接在反相器21的输出端子上，源极连接至接 地端子，漏极连接在反相器21的输入端子上。E型NMOS晶体管3 作为反相器21的反馈电路起作用。电容12设于在反相器21的输出端 子和接地端子之间。下拉元件22设于反相器21的输出端子和接地端 子之间。波形整形电路103的输出端子连接在电源接通清除电路的输
出端子上。
控制电路101的输入端子的电压一达到电源电压，其输出端子的电 压就成为接地电压。控制电路101的输入端子的电压一达到接地电压，
其输出端子的电压就成为电源电压。电源电压一开始上升，电容ll就
被充以电荷，节点B的电压就接近于电源电压。其后经过预定时间， 电容ll将电荷放电，接点B的电压就成为接地电压附近。反相器21 反转接点B的电压，输出用以将连接在电源接通清除电路的输出端子上的电路初始化的信号。下拉元件22在节点B的电压成为接近电源电 压时，下拉反相器21的输出端子。波形整形电路103例如是緩冲器或 2级结构的反相器。
这里，如例图2所示，图1的下拉元件22由栅极和源极连接至接 地端子、漏极连接至反相器21的输出端子的D型NMOS晶体管221 实现。D型NMOS晶体管221作为恒流源起作用。另外，如例图3所 示，图1的下拉元件22的由一端连接至反相器21的输出端子、另一 端#皮连接至接地端子的电阻222来实现。电阻222作为下拉电阻起作 用。
下面，就电源接通清除电路的动作进行说明。
电源电压一上升，由于电容ll的耦合，节点B的电压也成为电源 电压。于是，通过反相器21,节点C的电压成为低信号电平。再者， 通过设于节点C的下拉元件22，节点C的电压也成为低信号电平。即， 节点C的电压很难成为不确定。节点C的电压由波形整形电路进行波 形整形，在节点D成为低信号电平。该低信号电平将连接至节点D的 电路初始化。另外， 一旦节点C的电压成为低信号电平，E型NMOS 晶体管3截止，E型NM0S晶体管3不工作。
其后，由于控制电路101，节点A的电压成为电源电压。于是，E 型NMOS晶体管2导通，蓄积在电容ll中的电荷通过D型NMOS晶 体管1及E型NMOS晶体管2放电，节点B的电压也成为接地电压。 于是，由于反相器21，节点C的电压成为高信号电平。这里，即使下 拉元件22被设于节点C，由于反相器21的PMOS晶体管(未图示)的 驱动能力比被设于节点C的下拉元件22更高， 一旦节点B的电压成 为接地电压，节点C的电压就能成为高信号电平。节点C的电压由波形整形电路103进行波形整形，在节点D构成高信号电平。该高信号 电平使连接在节点D的电路正常工作。另外，节点C的电压一成为高 信号电平，E型NM0S晶体管3就导通，节点B的电压就成为接地电 压。即，节点B的接地电压以及节点C的高信号电平^皮保持。
如此，即使电源电压的上升速度迟緩时或电源电压从接地电压以外 的电压上升时，由于下拉元件22设于节点C,节点C的电压很难成为 不确定，电源接通清除电路正常工作，连接在电源接通清除电路的输 出端子上的电路^皮正常初始化。
第二实施例
下面，就第二实施例的电源接通清除电路的结构进行说明。图4是 表示第二实施例的电源接通清除电路的图。
第二实施例的电源接通清除电路与第 一 实施例比较，删除了下拉元 件22。而且，反相器21的E型NMOS晶体管变更为阀值电压比通常 低的E型NMOS晶体管5。即，反相器21进行输出反转的输入电压 比通常的反相器低。
下面，就电源接通清除电路的动作进行说明。
电源电压一上升，节点B的电压就由于电容ll的耦合也成为电源 电压。于是，由于反相器21，节点C的电压成为低信号电平。这里， 由于反相器21的反转电压低于通常的反转电压，不但节点B的电压构 成通常的反转电压以上时，而且在节点B的电压低于通常的反转电压、 反相器21的反转电压以上时，节点C的电压也成为低信号电平。即， 节点C的电压很难成为不确定。节点C的电压由波形整形电路103祐^ 整形，在节点D构成低信号电平。该低信号电平将连接在节点D上的 电鴻4刀始4匕。
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其后，由于控制电路101,节点A的电压成为电源电压。于是，E 型NMOS晶体管2导通，蓄积在电容11上的电荷通过D型NMOS晶 体管1及E型NMOS晶体管2放电，节点B的电压也成为接地电压。 于是，反相器21使节点C的电压成为高信号电平。节点C的电压由 波形整形电路103进行波形整形，在节点D构成高信号电平。该高信 号电平使连接在节点D上的电路正常工作。
如此，即使在电源电压上升速度迟緩时或电源电压从接地电压以外 的电压上升时，由于反相器21的反转电压成为低于通常的反转电压， 因此节点C的电压容易成为低信号电平，节点C的电压^f艮难成为不确 定，电源接通清除电路正常工作，连接在电源接通清除电路的输出端 子上的电路^皮正常初始化。
再者，从波形整形电路103输出的低信号电平将连接在节点D上 的电路初始化，但也可将连接在节点D上的IC初始化。
权利要求
1. 一种电源接通清除电路，该电路检测出电源端子的电压成为预定电压并输出复位信号，其特征在于，设有用所述电源端子的电压充电，并用所述复位信号放电的充放电电路；连接在所述充放电电路的输出端子上的反相器；连接在所述反相器的输出端子上，并输出所述复位信号的波形整形电路；连接在所述反相器的输出端子和输入端子之间的反馈电路；以及设置在所述反相器的输出端子与所述反馈电路的输入端子的连接点上的下拉电路。
2. 如权利要求1所述的电源接通清除电路，其特征在于，所述下 拉电路是恒流电路。
3. 如权利要求1所述的电源接通清除电路，其特征在于，所述下 拉电路是电阻。
4. 一种电源接通清除电路，该电路检测出电源端子的电压成为预 定电压并输出复位信号，其特征在于，设有用所述电源端子的电压充电，并用所述复位信号放电的充放 电电路；连接在所述充放电电路的输出端子上的反相器； 连接在所述反相器的输出端子上，并输出所述复位信号的波形整形 电3各；以及连接在所述反相器的输出端子和输入端子之间的反馈电路， 所述反相器的NMOS晶体管的阀值电压比通常的低。
全文摘要
本发明“电源接通清除电路”提供可正常工作的电源接通清除电路。即使在电源电压的上升速度迟缓时或电源电压从接地电压以外的电压上升时，由于在节点C上设置下拉元件，节点C的电压也很难成为不确定，从而电源接通清除电路正常工作，连接在电源接通清除电路的输出端子上的电路被正常初始化。
文档编号H03K17/22GK101465634SQ200810188669
公开日2009年6月24日 申请日期2008年12月19日 优先权日2007年12月19日
发明者渡边考太郎 申请人:精工电子有限公司