专利名称：一种数据处理装置及其方法
技术领域：
本发明涉及数字通信领域，具体而言，本发明涉及一种数据处理装置及其方法。
背景技术：
数字信号在传输过程中由于受到噪声和干扰的影响会出现差错，在通信系统中一般采用纠错编码技术来保证可靠的传输。Turbo码是C.Berrou等人于1993年提出的一种编码方案，由于其在低信噪比的应用环境下比其它编码性能好，因而在多种移动通信系统中，将Turbo码作为无线信道的编码标准之一。一般地，Turbo编码器由两个系统递归卷积(RSC)编码器、交织器和删除器组成。
随着移动通信的不断发展，Turbo码编译码技术不断得到发展和完善，并广泛应用于各种系统中，但在不同移动通信系统中所采用的具体编码方法和交织器有所不同。例如，在3GPP(3rd Generation Partnership Project，第三代合作伙伴项目)中，包括Release 6和LTE的系统，Turbo码都使用2个相同分量编码器并行级联的编码方法，并且2个相同分量码使用尾比特结尾方式(Tail Bits Termination)。对于每个输入信息序列，首先是第一分量编码器对输入信息序列进行编码，输出对应于输入信息序列的校验序列。输入信息序列经过交织器的交织处理后，输出给第二分量编码器。然后第二分量编码器对输入信息序列经过交织处理后的数据序列进行编码，输出对应于这个经过交织处理后的数据序列的校验序列。每个分量编码器在编码开始时需要初始化分量编码器的寄存器，进行清“0”处理，在编码的最后阶段需要使用尾比特进行结尾操作，并输出2m个尾比特。其中m是每个分量编码器的寄存器个数。最后，3GPP Turbo编码器将输入信息序列、2个分量编码器输出的校验序列、以及2个分量编码器输出的4m个尾比特，作为一个完整的编码结果并输出。这样，3GPP Turbo编码器在每次编码时需要2次分量码的编码过程、2次初始化操作、2次尾比特结尾操作、12个尾比特开销，总的编码复杂度和处理延迟较大。
由于无线传输资源非常有限，无线通信系统需要合理有效地为每个用户分配无线传输资源。为此，3GPP LTE根据每个用户所分配到的无线传输资源，采用CBRM(Circular Buffer Rate Matching，循环缓冲速率匹配)速率匹配方法，对Turbo编码器输出的比特流进行交织处理、收集处理、选择处理、修剪处理，其中选择处理是对编码比特流进行打孔、删除处理，使得每个用户需要传输的编码比特的数目与该用户所分配到的无线传输资源的数量相互一致，实现用户的无线传输资源的充分使用。然而，3GPPTurbo编码器使用了12个尾比特，导致3GPP LTE CBRM速率匹配方法也需要对这12个尾比特做相应的处理。此外，还需要使用2种不同的子块交织器的交织函数进行交织。这样必然增加CBRM速率匹配方法的处理复杂度和处理延迟，降低CBRM速率匹配方法的处理速度。此外，这些尾比特经无线传输资源传输，还直接导致传输效率的下降，使得频谱效率较低。
综上所述，目前3GPP Turbo码的编码方法的复杂度高以及处理延迟较大，而且3GPP LTE CBRM速率匹配方法复杂度高、处理延迟较大以及频谱效率较低。
因此，有必要提出一种高效的数据处理的技术方案，以解决现有系统中编码复杂度高、处理延迟较大以及频谱效率较低的问题，使得改进后的数据处理方案能适应LTE-Advanced系统或者IMT-Advanced系统等具有更高速度需求的系统。
发明内容
本发明要解决的问题是提出一种数据处理装置及其方法，解决现有系统编码、速率匹配中复杂度高、处理延迟较大以及频谱效率较低的问题。
为了达到上述目的，本发明公开了一种数据处理装置，包括 二次置换多项式QPP交织器，所述QPP交织器通过交织函数∏(i)＝(f0+f1·i+f2·i2)mod(K)将输入信息序列A＝{a0，a1，…，aK-1}进行交织，得到交织后的序列A∏＝{a∏(0)，a∏(1)，…，a∏(K-1)}，其中，f0、f1、f2为整数，且f1的绝对值为奇数，f2的绝对值为偶数，K表示输入信息序列的长度； 分量编码器，所述分量编码器将所述输入信息序列A＝{a0，a1，…，aK-1}以及交织处理后的序列A∏＝{a∏(0)，a∏(1)，…，a∏(K-1)}送入所述分量编码器进行编码，得到2K个信息的校验比特{x0p，x1p，…，x2K-1p}，其后，所述分量编码器对所述分量编码器反馈回的m个比特Qm＝{q2K，q2K+1，…，q2K+m-1}进行编码，得到Qm的校验序列
得到信息位比特
校验位比特
并输出，其中m为所述分量编码器的寄存器的长度。
根据本发明的实施例，还包括复用器，所述复用器将所述输入信息序列A＝{a0，a1，…，aK-1}以及交织处理后的序列A∏＝{a∏(0)，a∏(1)，…，a∏(K-1)}在输入到所述分量编码器之前进行复接为
其后输入到所述分量编码器。
根据本发明的实施例，所述分量编码器为递归卷积编码器。
根据本发明的实施例，所述递归卷积编码器的生成多项式为 根据本发明的实施例，所述递归卷积编码器的生成多项式为 根据本发明的实施例，还包括速率匹配器，所述速率匹配器包括 比特分配器，所述比特分配器将所述信息位比特
和校验位比特
分成d(0)、d(1)、d(2)三路输出，分配准则为
其中，k＝0，...，K-1，其后将剩余比特作为尾比特分配于d(0)、d(1)、d(2)之后，不足部分以空余符号填充； 子交织器，所述子交织器接收一路经所述比特分配器输出的比特流，交织后输出； 比特收集处理器，所述比特收集处理器接收所述子交织器输出的比特流后输出； 比特选择和修剪器；所述比特选择和修剪器接收所述比特收集处理器输出的比特流，对空余符号进行丢弃，形成待传输的比特流。
根据本发明的实施例，所述比特分配器将剩余比特作为尾比特分配于d(0)、d(1)、d(2)之后包括 将剩余比特形成序列T， 所述比特分配器将所述序列T的每个比特依次地分配至d(0)、d(1)、d(2)，分配方法为将所述序列T的比特依次分配至d(0)的第K个至第K+Δ-1个之间的Δ个比特位置上，然后依次交替地分配至另外两路的相应位置上，当所述序列T的所有比特被分配完毕时，则将空余符号分配至尚未分配到的相应的位置上，其中Δ≤M≤3Δ。
根据本发明的实施例，所述比特分配器将所述序列T的每个比特依次地分配至d(0)、d(1)、d(2)为 其中i＝0，...，Δ-1，
其中[N]为空余符号。
根据本发明的实施例，所述分量编码器的生成多项式为
Δ＝2时，所述比特分配器采用以下准则分配尾比特 或者所述比特分配器采用以下准则分配尾比特 或者所述比特分配器采用以下准则分配尾比特 根据本发明的实施例，所述分量编码器的生成多项式为
Δ＝3时，所述比特分配器采用以下准则分配尾比特 其中[N]为空余符号；或者所述比特分配器采用以下准则分配尾比特 其中[N]为空余符号；或者所述比特分配器采用以下准则分配尾比特 其中[N]为空余符号；或者所述比特分配器采用以下准则分配尾比特 其中[N]为空余符号；或者所述比特分配器采用以下准则分配尾比特 其中[N]为空余符号。
根据本发明的实施例，所述分量编码器的生成多项式为
Δ＝4时，所述比特分配器采用以下准则分配尾比特 其中[N]为空余符号； 或者所述比特分配器采用以下准则分配尾比特 其中[N]为空余符号。
根据本发明的实施例，所述分量编码器的生成多项式为
Δ＝5时，所述比特分配器采用以下准则分配尾比特 其中[N]为空余符号。
根据本发明的实施例，所述分量编码器的生成多项式为
Δ＝6时，所述比特分配器采用以下准则分配尾比特 其中[N]为空余符号。
根据本发明的实施例，所述比特分配器将剩余比特作为尾比特分配于d(0)、d(1)、d(2)之后包括
其中[N]为空余符号，K≤k≤K+m-1。
本发明还提出了一种数据处理方法，包括以下步骤 输入信息序列A＝{a0，a1，…，aK-1}经过QPP交织器通过交织函数∏(i)＝(f0+f1·i+f2·i2)mod(K)进行交织，得到交织后的序列A∏＝{a∏(0)，a∏(1)，…，a∏(K-1)}，其中，f0、f1、f2为整数，且f1的绝对值为奇数，f2的绝对值为偶数，K表示输入信息序列的长度； 将所述输入信息序列A＝{a0，a1，…，aK-1}以及交织处理后的序列A∏＝{a∏(0)，a∏(1)，…，a∏(K-1)}送入分量编码器进行编码，得到2K个信息的校验比特{x0p，x1p，…，x2K-1p}，其后，所述分量编码器对所述分量编码器反馈回的m个比特Qm＝{q2K，q2K+1，…，q2K+m-1}进行编码，得到Qm的校验序列
其中m为递归卷积编码器的寄存器的长度； 由输入信息序列、交织后序列、所述分量编码器反馈回的m个比特以及其校验比特，得到信息位比特
校验位比特
并输出。
根据本发明的实施例，还包括以下步骤 将所述输入信息序列A＝{a0，a1，…，aK-1}以及交织处理后的序列A∏＝{a∏(0)，a∏(1)，…，a∏(K-1)}在输入到所述分量编码器之前进行复接为
，其后输入到所述分量编码器。
根据本发明的实施例，所述分量编码器为递归卷积编码器。
根据本发明的实施例，所述递归卷积编码器的生成多项式为 根据本发明的实施例，所述递归卷积编码器的生成多项式为 根据本发明的实施例，还包括以下步骤 将所述信息位比特
和校验位比特
分成d(0)、d(1)、d(2)三路输出，分配准则为
其中，k＝0，...，K-1，其后将剩余比特作为尾比特分配于d(0)、d(1)、d(2)之后，不足部分以空余符号填充； 子交织器接收一路经所述比特分配器输出的比特流，交织后输出； 比特收集处理器接收所述子交织器输出的比特流后输出； 比特选择和修剪器接收所述比特收集处理器输出的比特流，对空余符号进行丢弃，形成待传输的比特流。
根据本发明的实施例，所述分量编码器的生成多项式为
时，所述比特分配器将剩余比特作为尾比特分配于d(0)、d(1)、d(2)之后包括 将剩余比特形成序列T， 所述比特分配器将所述序列T的每个比特依次地分配至d(0)、d(1)、d(2)，分配方法为将所述序列T的比特依次分配至d(0)的第K个至第K+Δ-1个之间的Δ个比特位置上，然后依次交替地分配至另外两路的相应位置上，当所述序列T的所有比特被分配完毕时，则将空余符号分配至尚未分配到的相应的位置上，其中Δ≤M≤3Δ。
根据本发明的实施例，所述分量编码器的生成多项式为
时，所述比特分配器将剩余比特作为尾比特分配于d(0)、d(1)、d(2)之后包括
其中[N]为空余符号，K≤k≤K+m-1。
相对于现有系统编码、速率匹配中复杂度高、处理延迟较大以及频谱效率较低的问题，本发明减少分量编码器的个数，减少尾比特的数量，采用更加简单高效的编码方法和CBRM速率匹配方法，有效降低了编码和速率匹配的处理延迟，简化编码和速率匹配的复杂度，提高编码和速率匹配的处理速度，提高编码效率和频谱效率。
图1为本发明数据处理装置实施例的结构示意图； 图2为本发明数据处理装置另一个实施例的结构示意图； 图3为本发明分量编码器实施例的示意图； 图4为本发明速率匹配器实施例的结构示意图； 图5为本发明数据处理方法的流程图； 图6为实现本发明数据处理方法的电子设备的结构示意图。
具体实施例方式 下面结合附图和实施例，对本发明的具体实施方式
作进一步详细描述 如图1所示，为本发明数据处理装置实施例的结构示意图。
本发明公开的数据处理装置，包括QPP(Quadratic PermutationPolynomial，二次置换多项式)交织器和分量编码器。
其中，QPP交织器通过交织函数∏(i)＝(f0+f1·i+f2·i2)mod(K)将输入信息序列A＝{a0，a1，…，aK-1}进行交织，得到交织后的序列A∏＝{a∏(0)，a∏(1)，…，a∏(K-1)}，其中，f0、f1、f2为整数，且f1的绝对值为奇数，f2的绝对值为偶数，K表示输入信息序列的长度。
上述交织器为具有偏移量f0的QPP交织器。f0可以为奇数，例如f0＝1，f0的绝对值还可以是偶数，其中一种情况为f0＝0。
分量编码器将所述输入信息序列A＝{a0，a1，…，aK-1}以及交织处理后的序列A∏＝{a∏(0)，a∏(1)，…，a∏(K-1)}送入所述分量编码器进行编码，得到2K个信息的校验比特{x0p，x1p，…，x2K-1p}，其后，所述分量编码器对所述分量编码器反馈回的m个比特Qm＝{q2K，q2K+1，…，q2K+m-1}进行编码，得到Qm的校验序列
得到信息位比特
校验位比特
并输出，其中m为所述分量编码器的寄存器的长度。
此外，本发明公开的数据处理装置，还包括速率匹配器。
其中，如图4所示，速率匹配器包括比特分配器、子交织器、比特收集处理器以及比特选择和修剪器。
比特分配器将所述信息位比特
和校验位比特
分成d(0)、d(1)、d(2)三路输出，分配准则为
其中，k＝0，...，K-1，其后将剩余比特作为尾比特分配于d(0)、d(1)、d(2)之后，不足部分以空余符号填充。在此以[N]表示空余符号，其它地方出现表示同一意义。
子交织器接收一路经所述比特分配器输出的比特流，交织后输出。
比特收集处理器接收所述子交织器输出的比特流后输出。
比特选择和修剪器接收所述比特收集处理器输出的比特流，对空余符号进行丢弃，形成待传输的比特流。
其中，比特分配器将剩余比特作为尾比特分配于d(0)、d(1)、d(2)之后包括 将剩余比特形成序列T， 所述比特分配器将所述序列T的每个比特依次地分配至d(0)、d(1)、d(2)，分配方法为将所述序列T的比特依次分配至d(0)的第K个至第K+Δ-1个之间的Δ个比特位置上，然后依次交替地分配至另外两路的相应位置上，当所述序列T的所有比特被分配完毕时，则将空余符号分配至尚未分配到的相应的位置上，其中Δ≤M≤3Δ。
作为本发明的一个实施例，具体分配完成后可以用以下公式表示 其中i＝0，...，Δ-1，
此外，本发明的比特分配器还可以将编码器输出的所有比特，包括信息位比特和校验位比特，按如下方式分配至上述3路信号序列，每路信号序列的长度是Ld＝K+m比特 其中k＝0，...，K+m-1；
其中k＝0，...，K+m-1。
如图2所示，为本发明的Turbo码编码器另一个实施例的结构示意图。该Turbo码编码器还包括复用器，复用器将所述输入信息序列A＝{a0，a1，…，aK-1}以及经QPP交织器交织处理后的序列A∏＝{a∏(0)，a∏(1)，…，a∏(K-1)}在输入到所述分量编码器之前进行复接为
其后输入到所述分量编码器。
在上述实施例中，分量编码器可以采用递归卷积编码器。优选地，所述分量编码器为递归卷积编码器。具体而言，如图3所示，所述递归卷积编码器的生成多项式为
优选地，所述递归卷积编码器的生成多项式还可以为 显然，分量编码器也可以采用其它编码器，例如非递归的卷积编码器、分组码编码器等。具体而言，当分量编码器采用非递归的编码器时，如图1或图2中的虚线部分所示，将由于没有反馈而接地，即这时经输出口Xs输出的比特为“0”，而经输出口Xp输出的比特流由当时寄存器内的状态值所决定。
优选地，所述分量编码器的生成多项式为
时，对尾比特存在多种分配方式 在Δ＝2时，本发明的比特分配器将编码器输出的6个尾比特按如下方式分配至3路，此时每路信号序列的总长度为Ld＝K+2 在Δ＝2时，还可以将6个尾比特按如下方式分配至3路 在Δ＝2时，还可以将6个尾比特按如下方式分配至3路 在Δ＝3时，比特分配器将编码器输出的6个尾比特按如下方式分配至3路，此时每路信号序列的总长度为Ld＝K+3 在Δ＝3时，还可以将6个尾比特按如下方式分配至3路 在Δ＝3时，还可以将6个尾比特按如下方式分配至3路 在Δ＝3时，还可以将6个尾比特按如下方式分配至3路 在Δ＝3时，还可以将6个尾比特按如下方式分配至3路 在Δ＝4时，本发明的比特分配器将编码器输出的6个尾比特按如下方式分配至3路，此时每路信号序列的总长度为Ld＝K+4 在Δ＝4时，还可以将6个尾比特按如下方式分配至3路 在Δ＝5时，本发明的比特分配器将编码器输出的6个尾比特按如下方式分配至3路，此时每路信号序列的总长度为Ld＝K+5 在Δ＝6时，本发明的比特分配器将编码器输出的6个尾比特按如下方式分配至3路，此时每路信号序列的总长度为Ld＝K+6 下面结合图2、图3和图4，对本发明公开的数据处理装置的具体工作流程进行详细描述 (1)初始化分量编码器的寄存器，将寄存器设置为全“0”。
(2)本实施例使用QPP交织器对输入信息序列A＝{a0，a1，…，aK-1}进行交织处理，获得经过交织后的数据序列A∏＝{a∏(0)，a∏(1)，…，a∏(K-1)}。其中，QPP交织器通过交织函数∏(i)＝(f0+f1·i+f2·i2)mod(K)进行交织，输入信息序列A包含了K个信息比特。ai(0≤i＜K)是序列A的第i个元素，代表第i个信息比特。数据序列A∏也包含了K个信息比特。a∏(i)(0≤i＜K)是序列A∏中的第i个元素，对应于输入信息序列A的第∏(i)个元素、或第∏(i)个信息比特。
(3)本实施例使用一个复用处理单元，将输入信息序列A与数据序列A∏进行复用处理，获得一个合并序列
其中，合并序列
包含了2K个信息比特。
是序列
的第i个元素，
(4)本实施例使用两个切换开关T1和T2，使T1与交织器的输出端连接，使T2与输入信息序列的输入端连接。合并序列
通过T1输送到分量编码器。分量编码器对合并序列
进行编码，得到2K个编码的校验比特{x0p，x1p，…，x2K-1p}，并将这些校验比特送到输出端口。同时将输入信息序列A作为编码的系统信息比特{x0s，x1s，…，xK-1s}，通过T2输送到输出端口，其中 (5)本实施例的分量编码器使用尾比特结尾方式(Tail BitTermination)进行网格图结尾(Trellis Termination)，具体操作是当分量编码器对合并序列
的编码完成后，断开T1与交织器的输出端的连接，断开T2与输入信息序列的输入端的连接，使T1与分量编码器的一个反馈输入端(虚线箭头)连接，使T2与分量编码器的输入端(或者T1的输出端)连接。反馈信号通过T1输送到分量编码器，分量编码器依次接收3个反馈信号的输入并进行编码，获得3个尾比特{x2Kp，x2K+1p，x2K+2p}，并将这3个尾比特送到输出端口。同时将这3个反馈信号作为另外的3个尾比特{xKs，xK+1s，xK+2s}，通过T2输送到输出端口。
(6)在分量编码器完成编码时，将编码的系统信息比特{x0s，x1s，…，xK-1s}、校验比特{x0p，x1p，…，x2K-1p}、3个尾比特{xKs，xK+1s，xK+2s}和3个尾比特{x2Kp，x2K+1p，x2K+2p}作为信息位比特和校验位比特输出。其中，
对应信息位比特，
对应校验位比特，
(7)信息位比特Xs和校验位比特Xp输入到速率匹配器，采用本发明提出的上述方案形成待传输的比特流。
在上述实施例中，只采用一个分量编码器，同时减少尾比特的数量，通过采用更加简单高效的编码方法和CBRM速率匹配方法，有效降低了编码和速率匹配的处理延迟，简化编码和速率匹配的复杂度，提高编码和速率匹配的处理速度，提高编码效率和频谱效率。
如图5所示，本发明还公开了一种数据处理方法。本发明公开的方法包括以下步骤 S501输入信息序列进行交织处理。
在步骤S501中，输入信息序列A＝{a0，a1，…，aK-1}经过QPP交织器通过交织函数∏(i)＝(f0+f1·i+f2·i2)mod(K)进行交织，得到交织后的序列A∏＝{a∏(0)，a∏(1)，…，a∏(K-1)}，其中，f0、f1、f2为整数，且f1的绝对值为奇数，f2的绝对值为偶数，K表示输入信息序列的长度。
S502将输入信息序列以及交织处理后的序列送入分量编码器进行编码，得到校验比特，其后，对分量编码器反馈回的m个比特进行编码，得到这m个比特的校验序列。
在步骤S502中，将所述输入信息序列A＝{a0，a1，…，aK-1}以及交织处理后的序列A∏＝{a∏(0)，a∏(1)，…，a∏(K-1)}送入分量编码器进行编码，得到2K个信息的校验比特{x0p，x1p，…，x2K-1p}，其后，所述分量编码器对所述分量编码器反馈回的m个比特Qm＝{q2K，q2K+1，…，q2K+m-1}进行编码，得到Qm的校验序列
其中m为递归卷积编码器的寄存器的长度。
此外，在上述步骤中，还可以将所述输入信息序列A＝{a0，a1，…，aK-1}以及交织处理后的序列A∏＝{a∏(0)，a∏(1)，…，a∏(K-1)}在输入到所述分量编码器之前进行复接为
其后输入到所述分量编码器。
在上述步骤中，分量编码器可以采用递归卷积编码器。优选地，所述分量编码器为递归卷积编码器。具体而言，所述递归卷积编码器的生成多项式为
优选地，所述递归卷积编码器的生成多项式还可以为 显然，分量编码器也可以采用其它编码器，例如非递归的卷积编码器、分组码编码器等。具体而言，当分量编码器采用非递归的编码器时，如图1或图2中的虚线部分所示，将由于没有反馈而接地，即这时经输出口Xs输出的比特为“0”，而经输出口Xp输出的比特流由当时寄存器内的状态值所决定。
S503将比特序列形成信息位比特和校验位比特输出。
在步骤S503中，由输入信息序列、交织后序列、所述分量编码器反馈回的m个比特以及其校验比特，得到信息位比特
校验位比特
并输出。
此外，在步骤S503中，还包括以下步骤 将所述信息位比特
和校验位比特
分成d(0)、d(1)、d(2)三路输出，分配准则为
其中，k＝0，...，K-1，其后将剩余比特作为尾比特分配于d(0)、d(1)、d(2)之后，不足部分以空余符号填充； 子交织器接收一路经所述比特分配器输出的比特流，交织后输出； 比特收集处理器接收所述子交织器输出的比特流后输出； 比特选择和修剪器接收所述比特收集处理器输出的比特流，对空余符号进行丢弃，形成待传输的比特流。
具体而言，当分量编码器的生成多项式为
时，所述比特分配器将剩余比特作为尾比特分配于d(0)、d(1)、d(2)之后包括 将剩余比特形成序列T， 所述比特分配器将所述序列T的每个比特依次地分配至d(0)、d(1)、d(2)，具体分配方法为将所述序列T的比特依次分配至d(0)的第K个至第K+Δ-1个之间的Δ个比特位置上，然后依次交替地分配至另外两路的相应位置上，当所述序列T的所有比特被分配完毕时，则将空余符号分配至尚未分配到的相应的位置上，其中Δ≤M≤3Δ。
此外，比特分配器将剩余比特作为尾比特分配于d(0)、d(1)、d(2)之后还可以采用以下准则进行
其中[N]为空余符号，K≤k≤K+m-1。
在上述方法中，数据处理只采用一个分量编码器，同时减少尾比特的数量，通过采用更加简单高效的编码方法和CBRM速率匹配方法，有效降低了编码和速率匹配的处理延迟，简化编码和速率匹配的复杂度，提高编码和速率匹配的处理速度，提高编码效率和频谱效率。
图6为实现本发明数据处理方法的电子设备的结构示意图。在图6中，用户设备610通过访问接入网620实现通信。其中，用户设备610包括数据处理器613，连接数据处理器613的存储器612，以及能接收和发送的无线收发器614，用户设备610通过无线收发器614实现与接入网620的双向通信。存储器612储存着程序611。接入网620包括数据处理器623，连接数据处理器623的存储器622，以及能接收和发送的无线收发器624，接入网620通过无线收发器624实现与用户设备610的双向通信。存储器622储存着程序621。其中接入网620通过数据通道连接到一个或多个外部网络或系统，例如是移动通信网络或Internet，由于所述部分内容是本领域的公知技术，因此在图6中未画出。
数据处理器613和数据处理器623执行对应的程序611、程序621，程序611、程序621中包括的程序指令用于执行本发明上述阐述的实施例，实现本发明的数据处理方法。本发明的实施例可以通过用户设备610和接入网620中的数据处理器613和数据处理器623执行计算机软件程序实现，或者通过硬件、通过软件与硬件相结合的形式实现。
更具体而言，在上述实施例中，执行本发明的数据处理方法的实现形式包括但是不限于DSP(Digital Signal Processing，数字信号处理器)、FPGA(Field Programmable Gate Array，现场可编程门阵列)、ASIC(ApplicationSpecific Integrated Circuit，专用集成电路)等具体实现方式。
显然，本实施例中的用户设备610包括但不限于以下设备手机、个人数字助理PDA、便携电脑等用户终端设备。本实施例中的接入网620包括但不限于以下设备基站、无线局域网的接入点AP(Access Point)等相关连接用户所访问的系统的接入网设备。
基于上述的数据处理方法，本发明还提出一种计算机程序，用于执行上述实施例中的数据处理方法。
基于上述的数据处理方法，本发明还提出一种可读计算机介质，用于承载执行上述实施例中的数据处理方法的计算机程序。
在这里所用的“可读计算机介质”术语指任何提供用于执行的程序给数据处理器的介质。这样一种介质可以有多种形式，包括但是不限于非易失性介质、易失性介质、传输介质。非易失性介质包括例如象存储设备的光盘或磁盘，易失性介质包括象主存储器的动态存储器。
传输介质包括同轴电缆、铜线和光纤，包括包含总线的线路。传输介质也能采用声学的、光学的、或电磁波的形式，如那些在射频(RF)和红外(IR)数据通信中产生的。可读计算机介质的通用形式包括例如软盘、软碟、硬盘、磁带，任何其它的磁介质，CD-ROM、CDRW、DVD，任何其它的光介质，穿孔卡片、纸带、光学侧标纸。任何带洞的或带可辨认标记的物理介质，RAM、PROM、和EPROM、FLASH-EPROM，任何其它的存储片或卡带，载波、或任何其它计算机可读的介质。不同形式的计算机可读介质可用于给数据处理器提供用于执行的程序。例如，用于实现至少本发明的部分的程序可以最初产生在一个远程计算机的磁盘上。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
权利要求
1.一种数据处理装置，其特征在于，包括
二次置换多项式QPP交织器，所述QPP交织器通过交织函数∏(i)＝(f0+f1·i+f2·i2)mod(K)将输入信息序列A＝{a0，a1，…，aK-1}进行交织，得到交织后的序列A∏＝{a∏(0)，a∏(1)，…，a∏(K-1)}，其中，f0、f1、f2为整数，且f1的绝对值为奇数，f2的绝对值为偶数，K表示输入信息序列的长度；
分量编码器，所述分量编码器将所述输入信息序列A＝{a0，a1，…，aK-1}以及交织处理后的序列A∏＝{a∏(0)，a∏(1)，…，a∏(K-1)}送入所述分量编码器进行编码，得到2K个信息的校验比特{x0p，x1p，…，x2K-1p}，其后，所述分量编码器对所述分量编码器反馈回的m个比特Qm＝{q2K，q2K+1，…，q2K+m-1}进行编码，得到Qm的校验序列
得到信息位比特
校验位比特
并输出，其中m为所述分量编码器的寄存器的长度。
2.如权利要求1所述的数据处理装置，其特征在于，还包括复用器，所述复用器将所述输入信息序列A＝{a0，a1，…，aK-1}以及交织处理后的序列A∏＝{a∏(0)，a∏(1)，…，a∏(K-1)}在输入到所述分量编码器之前进行复接为
其后输入到所述分量编码器。
3.如权利要求1或2之一所述的数据处理装置，其特征在于，所述分量编码器为递归卷积编码器。
4.如权利要求3所述的数据处理装置，其特征在于，所述递归卷积编码器的生成多项式为
5.如权利要求3所述的数据处理装置，其特征在于，所述递归卷积编码器的生成多项式为
6.如权利要求1或2之一所述的数据处理装置，其特征在于，还包括速率匹配器，所述速率匹配器包括
比特分配器，所述比特分配器将所述信息位比特
和校验位比特
分成d(0)、d(1)、d(2)三路输出，分配准则为
其中，k＝0，...，K-1，其后将剩余比特作为尾比特分配于d(0)、d(1)、d(2)之后，不足部分以空余符号填充；
子交织器，所述子交织器接收一路经所述比特分配器输出的比特流，交织后输出；
比特收集处理器，所述比特收集处理器接收所述子交织器输出的比特流后输出；
比特选择和修剪器；所述比特选择和修剪器接收所述比特收集处理器输出的比特流，对空余符号进行丢弃，形成待传输的比特流。
7.如权利要求6所述的数据处理装置，其特征在于，所述比特分配器将剩余比特作为尾比特分配于d(0)、d(1)、d(2)之后包括
将剩余比特形成序列T，
所述比特分配器将所述序列T的每个比特依次地分配至d(0)、d(1)、d(2)，分配方法为将所述序列T的比特依次分配至d(0)的第K个至第K+Δ-1个之间的Δ个比特位置上，然后依次交替地分配至另外两路的相应位置上，当所述序列T的所有比特被分配完毕时，则将空余符号分配至尚未分配到的相应的位置上，其中Δ≤M≤3Δ。
8.如权利要求7所述的数据处理装置，其特征在于，所述比特分配器将所述序列T的每个比特依次地分配至d(0)、d(1)、d(2)为
其中i＝0，...，Δ-1，
其中[N]为空余符号。
9.如权利要求7所述的数据处理装置，其特征在于，所述分量编码器的生成多项式为
Δ＝2时，所述比特分配器采用以下准则分配尾比特
或者所述比特分配器采用以下准则分配尾比特
或者所述比特分配器采用以下准则分配尾比特
10.如权利要求7所述的数据处理装置，其特征在于，所述分量编码器的生成多项式为
Δ＝3时，所述比特分配器采用以下准则分配尾比特
其中[N]为空余符号；
或者所述比特分配器采用以下准则分配尾比特
其中[N]为空余符号；
或者所述比特分配器采用以下准则分配尾比特
其中[N]为空余符号；
或者所述比特分配器采用以下准则分配尾比特
其中[N]为空余符号；
或者所述比特分配器采用以下准则分配尾比特
其中[N]为空余符号。
11.如权利要求7所述的数据处理装置，其特征在于，所述分量编码器的生成多项式为
Δ＝4时，所述比特分配器采用以下准则分配尾比特
其中[N]为空余符号；
或者所述比特分配器采用以下准则分配尾比特
其中[N]为空余符号。
12.如权利要求7所述的数据处理装置，其特征在于，所述分量编码器的生成多项式为
Δ＝5时，所述比特分配器采用以下准则分配尾比特
其中[N]为空余符号。
13.如权利要求7所述的数据处理装置，其特征在于，所述分量编码器的生成多项式为
Δ＝6时，所述比特分配器采用以下准则分配尾比特
其中[N]为空余符号。
14.如权利要求6所述的数据处理装置，其特征在于，所述比特分配器将剩余比特作为尾比特分配于d(0)、d(1)、d(2)之后包括
其中[N]为空余符号，K≤k≤K+m-1。
15.一种数据处理方法，其特征在于，包括以下步骤
输入信息序列A＝{a0，a1，…，aK-1}经过QPP交织器通过交织函数∏(i)＝(f0+f1·i+f2·i2)mod(K)进行交织，得到交织后的序列A∏＝{a∏(0)，a∏(1)，…，a∏(K-1)}，其中，f0、f1、f2为整数，且f1的绝对值为奇数，f2的绝对值为偶数，K表示输入信息序列的长度；
将所述输入信息序列A＝{a0，a1，…，aK-1}以及交织处理后的序列A∏＝{a∏(0)，a∏(1)，…，a∏(K-1)}送入分量编码器进行编码，得到2K个信息的校验比特{x0p，x1p，…，x2K-1p}，其后，所述分量编码器对所述分量编码器反馈回的m个比特Qm＝{q2K，q2K+1，…，q2K+m-1}进行编码，得到Qm的校验序列
其中m为递归卷积编码器的寄存器的长度；
由输入信息序列、交织后序列、所述分量编码器反馈回的m个比特以及其校验比特，得到信息位比特
校验位比特
并输出。
16.如权利要求15所述的数据处理方法，其特征在于，还包括以下步骤
将所述输入信息序列A＝{a0，a1，…，aK-1}以及交织处理后的序列A∏＝{a∏(0)，a∏(1)，…，a∏(K-1)}在输入到所述分量编码器之前进行复接为
其后输入到所述分量编码器。
17.如权利要求15或16之一所述的数据处理方法，其特征在于，所述分量编码器为递归卷积编码器。
18.如权利要求17所述的数据处理方法，其特征在于，所述递归卷积编码器的生成多项式为
19.如权利要求17所述的数据处理方法，其特征在于，所述递归卷积编码器的生成多项式为
20.如权利要求15或16之一所述的数据处理方法，其特征在于，还包括以下步骤
将所述信息位比特
和校验位比特
分成d(0)、d(1)、d(2)三路输出，分配准则为
其中，k＝0，...，K-1，其后将剩余比特作为尾比特分配于d(0)、d(1)、d(2)之后，不足部分以空余符号填充；
子交织器接收一路经所述比特分配器输出的比特流，交织后输出；
比特收集处理器接收所述子交织器输出的比特流后输出；
比特选择和修剪器接收所述比特收集处理器输出的比特流，对空余符号进行丢弃，形成待传输的比特流。
21.如权利要求20所述的数据处理方法，其特征在于，所述分量编码器的生成多项式为
时，所述比特分配器将剩余比特作为尾比特分配于d(0)、d(1)、d(2)之后包括
将剩余比特形成序列T，
所述比特分配器将所述序列T的每个比特依次地分配至d(0)、d(1)、d(2)，分配方法为将所述序列T的比特依次分配至d(0)的第K个至第K+Δ-1个之间的Δ个比特位置上，然后依次交替地分配至另外两路的相应位置上，当所述序列T的所有比特被分配完毕时，则将空余符号分配至尚未分配到的相应的位置上，其中Δ≤M≤3Δ。
22.如权利要求20所述的数据处理方法，其特征在于，所述分量编码器的生成多项式为
时，所述比特分配器将剩余比特作为尾比特分配于d(0)、d(1)、d(2)之后包括
，其中[N]为空余符号，K≤k≤K+m-1。
全文摘要
本发明公开了一种数据处理装置及方法，该数据处理装置包括QPP交织器和分量编码器，分量编码器对输入信息序列编码后，对分量编码器反馈回的比特进行编码并分配到信息位比特和校验位比特的最后并输出上述比特。本发明公开的技术方案，只采用一个分量编码器，同时减少尾比特的数量，通过采用更加简单高效的编码方法和CBRM速率匹配方法，有效降低了编码和速率匹配的处理延迟，简化编码和速率匹配的复杂度，提高编码和速率匹配的处理速度，提高编码效率和频谱效率。
文档编号H03M13/29GK101753155SQ200810240289
公开日2010年6月23日 申请日期2008年12月22日 优先权日2008年12月22日
发明者陈军, 王正海, 孙韶辉, 索士强, 王映民 申请人:大唐移动通信设备有限公司