专利名称：一种fpga多模式配置电路的制作方法
技术领域：
本实用新型涉及一种FPGA配置电路，具体地涉及一种具有多种 配置模式的FPGA配置电路。
背景技术：
FPGA是基于SRAM (静态存储器)的应用技术，程序不能保存， 需在上电时对FPGA进行配置。FPGA的配置模式有多种，以ALTERA 公司的FPGA为例， 一般有三种配置下载方式 一是主动串行配置模 式AS (Active Serial Configuration),它通过FPGA内嵌的配置模
块和专用管脚发出控制信号去弓I导配置操作过程；二是被动串行配置 模式PS (Passive Serial Configuration)则由外部计算机或控制 器发出控制信号去引导配置过程。还有一种用于调试的JTAG (Joint Test Action Group)配置模式，主要用于研发阶段程序的在线下载 和边界调试，也可用于程序的固化。
现有的FPGA配置电路一般都是单一配置，如采用主动串行配置 模式，则不支持远程在线升级，采用被动串行配置模式可利用串口实 现在线程序升级，并可将专用EEPROM改为具有SPI串行总线的FLASH， 除在上电时完成对FPGA的配置外将新程序代码写入指定的FLASH区 域，同时还可在FLASH的非程序代码区存储访问用户的数据、参数， 该方式给FPGA的应用带来了灵活性，不足之处是增加了系统开销
实用新型内容
本实用新型为克服上述现有FPGA配置电路的不足，提供一种具
有多种配置模式的FPGA配置电路。
本实用新型实现发明目的采用的技术方案是， 一种FPGA多模式 配置电路，包括存储器和现场可编程门阵列芯片，所述存储器连接现 场可编程门阵列芯片并可对其进行配置控制和数据交换，其特征在 于所述存储器为具有SPI串行总线的FLASH芯片，所述配置电路还
包括远程通讯芯片、缓冲器和数据选择器，所述远程通讯芯片接入缓 冲器和现场可编程门阵列芯片，所述缓冲器接入现场可编程门阵列芯 片和数据选择器，现场可编程门阵列芯片和缓冲器连接数据选择器后 接入FLASH芯片输入端，FLASH芯片输出端连接现场可编程门阵列芯 片。
更好地，所述现场可编程门阵列芯片连接有编程信号插座。 更好地，所述缓冲器为八总线缓冲器，所述数据选择器为四二选 一数据选择器，所述配置电路还包括一复位芯片和四二输入或门，复 位芯片的输出与或门6a、或门6d相连；或门6a输入来自现场可编 程门阵列芯片、八总线缓冲器和复位芯片，输出到或门6b;所述或 门6b输入来自或门6a和远程通讯芯片，输出到四二选一数据选择器； 所述或门6c输入来自现场可编程门阵列芯片和远程通讯芯片，输出 到或门6d;所述或门6d输入来自或门6c和复位芯片，输出到八总 线缓冲器。
所述FLASH是具有ISP串行总线的非易失闪速存储器芯片，优 选例是W25X系列芯片，其控制信号和数据输入与四二选一数据选择 器相连，数据输出和FPGA相连；
所述四二选一数据选择器优选例是74HC157,其输入分别接FPGA 的主动编程管脚、1/0控制管脚和八总线缓冲器，其选通信号输入端
5接或门6b;
所述远程通讯芯片优选例是LVDS Deserializer LV1224，数据 总线管脚与FPGA和八总线缓冲器相连，其锁相环状态输出信号/LOCK 与或门6b、或门6C和FPGA相连；
所述编程信号插座是FPGA的JTAG编程信号插座，与FPGA的相 关管腿相连。
所述配置电路还包括电阻[81-87]，所述电阻[81]为下拉电阻接 现场可编程门阵列芯片和八总线缓冲器，所述电阻[82]为下拉电阻接 现场可编程门阵列芯片和或门6c，所述电阻[83-84]为上拉电阻接现 场可编程门阵列芯片，所述电阻[85-86]为上拉电阻接现场可编程门 阵列芯片和八总线缓冲器，所述电阻[86]还接或门6a，所述电阻[87] 为上拉电阻接现场可编程门阵列芯片、远程通讯芯片、或门6b和或 门6c。
本实用新型的有益效果是，在无需额外添加微处理器的情况下， 将FPGA的单模式编程电路改为多模式编程电路，使其既可通过主动 串行配置模式完成FPGA上电时的配置，又可通过被动串行配置模式 完成对程序的远程升级，同时具备JTAG配置调试和程序固化功能， 另用具有ISP通迅总线的FLASH代替专用EEPROM，开辟了用户数据 存储区，从而增加了 FPGA应用的灵活性和可靠性，降低了设计成本。 该FPGA多模式编程电路尤其适用于需要远程升级和编程要求可靠性 高的行业，例如自动化控制、LED显示屏控制、军工航天行业等。
图1为本实用新型FPGA编程电路逻辑设计示意图。 图中，1 FPGA、 2 FLASH芯片、3四二选一数据选择器、4八总 线缓冲器、5复位芯片、(6a、 6b、 6c、 6d)四二输入或门、7远程通迅芯片、(81-87)电阻、9 JTAG编程信号插座。
具体实施方式
以下结合附图对本实用新型作进一步描述。
图1为本实用新型FPGA编程电路逻辑设计示意图，包括FPGA 1、 FLASH 2、四二选一数据选择器3、八总线缓冲器4、复位芯片5、四 二输入或门6、远程通迅芯片7、电阻81-87和JTAG编程信号插座9。
所述FPGA 1是现场可编程门阵列芯片，优选例是ALTERA公司 的FPGA，其主动编程控制信号nCS0、 ASD0、 DCLK输出分别与四二选 一数据选择器3的三个二选一选通器的A1、B1、C1输入端相连，DATA0 数据输入与FLASH 2的数据输出S0、八总线缓冲器4的D5输出相连， 配置状态信号nSTATE输出接上拉电阻83、配置完成信号CONF—DONE 输出接上拉电阻84，配置启动信号nCONFIG输入接八总线缓冲器4 的D7输出和上拉电阻85，编程模式选择信号MSELO接八总线缓冲器 4的D6输出和下拉电阻81，MSEL1接地，另有三个I/O管脚定义为 10—/CS、 I0_S0、 I0_SCK输出分别与四二选一数据选择器3的三个二 选一选通器的A0、 B0、 CO输入端相连， 一个I/O管脚定义为I0_SI数 据输入与FLASH2的数据输出管脚SO、八总线缓冲器4的D5输出相 连， 一个I/0管脚定义为I0一/EN数输出与或门C和下拉电阻82相连， 一个I/O管脚定义为IO_/FH输出与或门a、八总线缓冲器4的DO和 上拉电阻86相连， 一个I/0管脚定义为10」L0CK输入与远程通迅接 口 7的/LOCK输出和上拉电阻87相连，FPGA 1的JTAG电缆下载相关 管脚和插座9相连，部分I/O管脚和远程通迅接口 7的数据总线相连， FPGA 1的其余管脚附图省略。
所述FLASH芯片2是具有ISP串行总线的非易失闪存芯片，优 选例是W25X系列芯片，其芯片选通输入端口/CS 、串行输入数据端口 SI和时钟输入端口 SCK分别接四二选一数据选择器3三个二选一
选通器的输出信号Y0、 Yl和Y2，串行数据输出口 SO同时接到FPGA 1 主动编程管脚的数据输入管脚DATAO和定义为10—SI输入的一个I/O 管脚。
所述八总线缓冲器4的输入接远程通讯芯片7的数据总线，其 DO输出接或门6a和上拉电阻86， Dl输出接四二选一数据选择器3 的CO， D2输出接四二选一数据选择器3的BO， D3输出接四二选一数 据选择器3的AO， D4输出接FPGA 1的DCLK和四二选一数据选择器 3的Cl， D5输出接FPGA 1的DATAO和10—SI， D6输出接FPGA 1的 MSELO和下拉电阻81， D7输出接FPGA 1的nCONFIG和上拉电阻85， 输出使能信号接或门6d。
所述四二选一数据选择器3的优选例是74HC157,其输入见上述 分别连接到FPGA l和八总线缓冲器4，输出见上述连接到FLASH 2， 选通信号管脚输入接或门6b输出。
所述复位芯片5具有正极性长延时(大于FPGA 1的上电配置周 期)复位信号，其输出与或门6a、或门6d相连。
所述四二输入或门6中所述或门6a输入来自FPGA1的IO_/FH、 八总线缓冲器4的D0和复位芯片5的RST，输出到或门6b;所述或 门6b输入来自或门6a和远程通讯芯片7的/LOCK，其中/LOCK信号 接有上拉电阻87，输出作为四二选一数据选择器3的选通信号；所 述或门6c输入来自FPGA 1的10—/EN和远程通讯芯片7的/LOCK，其 中10—/EN信号接有下拉电阻81， /LOCK信号接有上拉电阻87，输出 到或门6d;所述或门6d输入来自或门6c和复位芯片5的RST，输出 到八总线缓冲器的输出使能端口。
所述远程通讯芯7类型优选例是LVDS Deserializer LV1224，其数据总线分别与上位机、FPGA 1和八总线缓冲器4相连，承担FPGA 1与上位机的通讯和远程升级，其锁相环状态输出/LOCK作为或门6b、 或门6c的一个输入，并通到FPGA 1的10—/LOCK脚。
所述七个电阻81-87 —端的连接关系见上述，其中有二个下拉电 阻81-82的另一端接地，五个上拉电阻83-87的另一端接电源VCC。
所述JTAG编程信号插座9是FPGA的JTAG 10芯电缆下载插座， 与FPGA的相关管腿相连。
本实用新型FPGA多模式编程电路的工作原理如下 所述FPGA 1的MSEL1、 MSELO是编程模式选择信号，当MSEL1、 MSEL0均为0时，设定FPGA 1配置方式为主动串行配置模式，即上 电时由FPGA 1的专用管脚nCS0、 ASD0、 DCLK发出控制信号，通过 DATA0 口将FLASH 2中的程序写入FPGA 1中。当MSEL1为1、 MSELO 为0时，设定FPGA 1配置方式为被动串行配置模式，即由非FPGA1 专用管脚nCS0、 ASDO、 DCLK发出的外部控制信号，将远程升级程序 或FLASH 2中固化的程序写入FPGA 1中，下面分别叙述JTAG配置模 式、主动串行配置模式和被动串行配置模式。
JTAG配置模式所述插座9是FPGA 1的JTAG IO芯电缆通用下 载插座，与FPGA1的JTAG相关管腿(TDI、 TMS、 TCK、 TD0)相连，主 要作用是由计算机完成对FPGA 1的配置、周边I/0测试或将程序写 入FLASH 2中，也可用于产品出厂的程序固化，它与MSELO、 MSELl 编程模式信号的状态无关。另，当远程通讯芯片7与上位机脱离时， 远程通讯芯片7的锁相环状态输出/LOCK由于有上拉电阻87为高， 它通过或门6c到或门6d，或门6d输出l使八总线缓冲器4的D0-D7 输出为三态，通过或门6b输出1到四二选一数据选择器3的选通输 入，从而选中四二选一数据选择器3的1端输入，以便FPGA 1能以JTAG配置模式向FLASH 2固化程序。
主动串行配置模式主动串行配置模式用于FPGA1的上电配置， 为了实现上电时由FPGA 1的专用管脚配置程序，必须保证上电后FPGA 1配置期间，即配置完成信号C0NF一D0NE还未变高时模式选择信号 MSEL1、 MSEL0均保持为0，这是由复位芯片5上电时发出的正极性长 延时(大于<:0淨_00肥的低电平期)复位信号RST提供保证的，RST 通到或门6d，或门6d输出l令八总线缓冲器4的D0-D7输出为三态， MSEL1因接有下拉电阻81为0， RST还通过或门6a到或门6b，或门 b输出1去选中四二选一数据选择器3的1端输入，此时FPGA 1的 所有I/0管脚为三态，当配置启动脉冲信号nCONFIG自动由低变高时， 主动编程控制信号nCSO、 ASDO、 DCLK有效，由它们将FLASH 2中的 程序读入到FPGA 1中。
被动串行配置模式被动串行配置模式用于FPGA 1的远程配置 或在线升级，它是通过远程通讯芯片7连接到上位机来实现的，而通 讯接口 7工作正常时其锁相环状态输出/L0CK为低。被动串行配置模 式有两种情况，其一为FPGA 1没有工作，例如上电时主动串行配置 失败或FLASH 2中无程序，此时FPGA 1所有I/O管脚均为三态，但 FPGA 1的IO_/EN输出由于有下拉电阻82为低，其二如果FPGA 1在 工作，FPGA 1收到远程配置或在线升级指令后将令I(L/EN为低，加 上复位信号RST也是低，使或门6c和或门6d输出为0，开通八总线 缓冲器4的DO-D7输出有效，此时上位机只需令D6为l，就可将FPGA 1置为被动串行配置模式，再通过DO为0使或门6a和或门6b输出 为0，选中四二选一数据选择器3的0端输入，通过D3为1不选中 FLASH 2，使FLASH 2的SO输出为三态，之后通过D7发出远程配置 启动脉冲信号nCONFIG， nCONFIG由低到高延迟一段时间后再通过D4
10发出配置时钟，通过D5发出配置数据，即可完成对FPGA1的远程配 置。由于上述FPGA 1的远程配置掉电后不能保存，还需将升级程序 写入FLASH 2中。FLASH 2的程序更新有两种方法，其一为上位机直 接向FLASH 2的BOOT代码区写入，如果FPGA 1没有工作，FPGA 1 所有I/O管脚均为三态，如果FPGA 1在工作，FPGA 1收到FLASH 2 写入指令后将令10—/CS、 10—SQ、 IO—SCK 、 10—/FH置为三态无效， 令工0一/EN为低使八总线缓冲器4的D0-D7输出有效，此时上位机只 需令D6为0将FPGA 1置为主动串行配置模式，令D7为1启动配置 无效，再通过D0为0选中四二选一数据选择器3的0端输入，通过 D3为0选中FLASH2，之后通过Dl发出写入时钟，通过D2发出写入 数据，即可完成对FLASH 2的程序升级。其二为通过FPGA 1间接向 FLASH 2写入升级程序，此时由上位机发出FLASH 2第二种程序写入 指令，FPGA 1收到后，将令10—/EN为高，使八总线缓冲器4的D0-D7 输出为三态，令10—/FH输出0，使或门6a、 或门6b也输出0，从 而选中四二选一数据选择器3的0端输入，同时启动10—/CS、 10—SO、 IO一SCK控制信号，即可将上位机发过来的升级程序写入到FLASH 2 中。采用上述两种方法，上位机亦可远程向FLASH 2的数据区直接 写入或通过FPGA 1间接读写数据，而FPGA 1本身亦可单独执行FLASH 2数据区的数据读写操作。
本实用新型FPGA多模式编程电路提高了远程配置或升级的可靠 性，例如上位机将升级程序写入到FLASH2中途突然断电，升级失败， 造成主动串行配置模式上电后FPGA 1不工作， 一旦上位机侦测到后， 它可以自动发出FPGA 1被动串行配置指令，直接将最新程序写入FPGA 1中，令FPGA 1即刻开始工作。
另外，FLASH 2容量足够大，除可写入FPGA 1的配置程序外，还可利用其余空间读写设计所需的数据，例如LED显示技术中所需的 像素校正数据、伽玛曲线、控制参数等。
上述实施例为本实用新型的较佳实施方式，本技术领域的普通技 术人员应当认识到，上述较佳实施方式仅用来说明本实用新型，并非 用来限定本实用新型的保护范围，任何在本实用新型的精神和原则范 围之内，所做的任何修饰、等效替换、改进等，例如将四二选一数据
选择器改为两个总线缓冲器、变换八总线缓冲器D0-D7信号位置、采 用其它型号的通讯芯片，又如将四二选一数据选择器3、八总线缓冲 器4和四二输入或门6具有的功能借助CPLD或微处理器实现等，均 应包含在本实用新型的权利保护范围之内。
权利要求1、一种FPGA多模式配置电路，包括存储器和现场可编程门阵列芯片(1)，所述存储器连接现场可编程门阵列芯片(1)并可对其进行配置控制和数据交换，其特征在于所述存储器为具有SPI串行总线的FLASH芯片(2)，所述配置电路还包括远程通讯芯片(7)、缓冲器(4)和数据选择器(3)，所述远程通讯芯片(7)接入缓冲器(4)和现场可编程门阵列芯片(1)，所述缓冲器(4)接入现场可编程门阵列芯片(1)和数据选择器(3)，现场可编程门阵列芯片(1)和缓冲器(4)连接数据选择器(3)后接入FLASH芯片(2)输入端，FLASH芯片(2)输出端连接现场可编程门阵列芯片(1)。
2、 根据权利要求1所述的一种FPGA多模式配置电路，其特征在 于所述现场可编程门阵列芯片(1)连接有JTAG编程信号插座(9)。
3、 根据权利要求1所述的一种FPGA多模式配置电路，其特征在 于所述缓冲器(4)为八总线缓冲器，所述数据选择器(3)为四二选一 数据选择器。
4、 根据权利要求1所述的一种FPGA多模式配置电路，其特征在 于所述配置电路还包括一复位芯片(5)和四二输入或门(6a-6d)，复 位芯片(5)的输出与或门(6a)、或门(6d)相连；或门(6a)输入来自 现场可编程门阵列芯片(l)、八总线缓冲器(4)和复位芯片(5),输出 到或门(6b);所述或门(6b)输入来自或门(6a)和远程通讯芯片(7)， 输出到四二选一数据选择器(3);所述或门(6c)输入来自现场可编 程门阵列芯片(1)和远程通讯芯片(7)，输出到或门(6d);所述或门(6d)输入来自或门(6c)和复位芯片(5)，输出到八总线缓冲器(4)。
5、根据权利要求1所述的一种FPGA多模式配置电路，其特征在于所述配置电路还包括电阻(81-87)，所述电阻(81)为下拉电阻 接现场可编程门阵列芯片(1)和八总线缓冲器(4)，所述电阻(82) 为下拉电阻接现场可编程门阵列芯片(1)和或门(6c)，所述电阻 (83-84)为上拉电阻接现场可编程门阵列芯片(1)，所述电阻(85-86) 为上拉电阻接现场可编程门阵列芯片(1)和八总线缓冲器(4)，所 述电阻(86)还接或门(6a)，所述电阻(87)为上拉电阻接现场可编 程门阵列芯片(1)、远程通讯芯片(7)、或门(6b)和或门(6c)。
专利摘要本实用新型为克服现有FPGA配置电路单一配置模式的缺点，提供一种具有多种配置模式的FPGA配置电路，包括存储器和现场可编程门阵列芯片，所述存储器连接现场可编程门阵列芯片并可对其进行配置控制和数据交换，所述存储器为具有SPI串行总线的FLASH芯片，所述配置电路还包括远程通讯芯片、缓冲器和数据选择器，所述远程通讯芯片接入缓冲器和现场可编程门阵列芯片，所述缓冲器接入现场可编程门阵列芯片和数据选择器，现场可编程门阵列芯片和缓冲器连接数据选择器后接入FLASH芯片输入端，FLASH芯片输出端连接现场可编程门阵列芯片。该FPGA配置电路同时兼具三种配置模式，具有灵活、可靠，成本较低的有益效果。
文档编号H03K19/177GK201349208SQ20082023551
公开日2009年11月18日 申请日期2008年12月23日 优先权日2008年12月23日
发明者魏洵佳 申请人:康佳集团股份有限公司