高数据率hssi接收器中的增强灵敏度和降低偏移变化的制作方法

专利名称：高数据率hssi接收器中的增强灵敏度和降低偏移变化的制作方法
技术领域：
本发明总体上涉及集成电路器件。尤其是，本发明涉及将偏移 变化最小化的緩冲器电路。
背景技术：
通常，可编程逻辑器件(PLD)和其他类型的集成电路需要接口 电路，诸如输入和输出緩冲器来放大和/或调节用于检测或者传输的 信号。在输入緩沖器的情况下，电路接收由于通过传输链路的传播， 通常经历了变形和衰减的输入信号。由此，输入緩沖器的功能在于， 对所接收的信号进行放大以及复原，并且在某些情况下，提供频率 校正，从而接收器电路可以正确地解析输入比特。在输出緩冲器的 情况下，通常要求电路针对给定传输链路以适当电平驱动输出信号。
在两种情况之 一 中，緩冲器电路中的信号偏移变化可以导致操 作错误。例如，偏移变化可以导致低电平(即，二进制0)被读作高 电平(即，二进制1)。此外，在接收器的模拟前端中的典型多级限 制放大器的第 一 级中存在的任何偏移变化可以被后续级放大。偏移 变化降低了解析输入数据比特所需的可用定时裕度。这可以导致接 收器电路的误比特率(BER)提高。随着集成电路尺寸的缩小并且 以降低的电压裕度操作，同时支持具有提高的较高数据速率的传输 标准，导致此问题进一步恶化。
一种用于降低集成緩沖器电路中偏移相关操作错误的技术是， 提供一种可编程逻辑，其可以经由 一个或者多个反馈环路来动态监 控并消除緩沖器电路中的信号偏移。在2005年10月6日提交的美 国专利No.7,321，259中详细描述了该技术，—在此通过引用将该专利 整体结合于此。尽管该方法对于提供偏移消除/降低运行良好，然而反馈电路是复杂的。另外，甚至在已经支持该偏移消除/降低方法和 其他方法的电路中，可以在集成电路制造期间进行更多工作，以便 降低信号偏移变化。

发明内容
由此。提供了一种系统和方法，用于在制造时将集成电路中的 信号偏移变化最小化。集成电路中的偏移变化通常来源于电路组件 (并且尤其是晶体管的)的有缺陷或者不精确的制造。例如，在差 分放大器中，晶体管对之间性能的小偏差("不匹配")可导致显 著的偏移变化。因为难以消除制造瑕疵(尤其是在深亚微米范围内)， 期望提供一种技术，用于间接地最小化或者消除由晶体管不匹配导 致的偏移变化。
由此，在一方面中，本发明涉及一种具有可变值电路元件的单 级緩沖器电路，其可以被配置用于将晶体管不匹配导致的偏移变化 最小化。根据本发明原理的一个緩冲器电路包括单级差分放大器电 路，其具有一对输入、 一对输出、 一对晶体管、 一对负载电阻、一
对尾电流源、负反馈电阻(degeneration resistor)以及均衡电容(参 见图3以及下文的详细描述)。当存在晶体管不匹配时，在两个输 出应当相等时，两个输出可能不同。在本发明的一个实现中，负载 电阻是可变的，并且用于抵消晶体管变化，并且将输出引导至正确 的值。同时，尾电流源可以是可变的，并且用于提供恒定共模。在 此示例性緩冲器电路以及其他示例性緩冲器电路中，可以在緩冲器 制造期间测量偏移变化。基于该测量，可以校准可变值电路元件(例 如，负载电阻和尾电流源)，以便补偿该变化。有时候，还可能期 望在制造之后重新校准可变值电路元件。在示例性情况下，在緩沖 器电路的某些或者所有加电期间测量偏移变化。在此情况下，可以 由客户/用户来实现重新校准。
有利地，上述单级緩冲器电路还可以提供可变DC增益和可变带 宽，这对于级联多级緩冲器/放大器来说尤其重要和有益。级联多级
6緩冲器电路通常用于实现满足接收器灵敏度要求(诸如，第二代PCIe
要求)所必须的放大和带宽。然而，多级緩冲器中的偏移变化尤其 有害，这是由于在一级中的偏移将被后续级所放大。由此，在另一 方面中，本发明涉及包括放大器级的级联的多级緩冲器电路。可以 使用上述单级緩冲器来实现每个放大器级并且每个放大器级可以提
供配置用于降低多级緩冲器电路的总偏移变化的可变DC增益。尤 其优选的是，每个放大器级提供的DC增益的量在级联的第一级(即， 初始输入级)处最大，并且在级联的最后一级处(即，最终输出级) 降低至最小。还可以在级联的开始处提供DC增益预放大器级。
如在单级緩冲器电路的情况下，可以在电路制造期间测量根据 本发明原理的多级緩冲器的偏移变化，并且可选地，在后续加电期 间进行重新测量。基于偏移变化测量，可以校准(或者重新校准) 级联中的每个放大器级的可变值电路元件，以便补偿该变化。每个 放大器级可以具有足够数量的在适当配置中的可变值电路元件，以 便能够独立地将偏移变化最小化，并且提供特定的DC增益和带宽。
上述单级和多级緩沖器电路可以用作HSSI接收器的输入緩冲 器。在此情况下，緩冲器电路可以输出一对经放大的翻转串行数据 信号，其中HSSI接收器被配置为处理该信号。除了提供增益以外， 緩沖器电路还可以用作均衡单元(或者均衡单元的级联)，其设计 用于降低电平切换之间的跃迁时间。快速跃迁时间对于以高数据速 率操作的接收器而言是尤其重要的。


结合附图，参考下文的详细说明，本发明的上述和其他目的和 优点将变得显而易见，在整个说明书及附图中，相同的参考标记表 示相同的部分，在附图中
图1是使用偏移变化降低电路的示例性集成电路的高级框图2是输入緩冲器的简化电路图3是根据本发明一个示例性实施方式的具有偏移变化降低电路的输入緩沖器的简化电路图4是根据本发明 一 个示例性实施方式的多级输入緩沖器的简 化框图5是可以包括在图1中示出的集成电路中的PLD的简化框以及
图6是其中可以实现本发明的电子系统的简化框图。
具体实施例方式
本发明涉及降低集成电路中偏移变化。通常，信号偏移可以分 类为DC电压偏移或者归因于AC波形的的平均电压偏移。例如，当 集成电路是DC耦合时，可以按照DC电压偏移来描述信号偏移。当 集成电路是A C耦合时，信号偏移可以分类为由于对其间所传送的 AC波形进行平均所引起的电压偏移。例如，在AC耦合差分放大器 的情况下，AC偏移将会聚(converge)平均为平均共模偏移电压。
通常，信号偏移中的变化是由于晶体管和其他集成电路组件中 的变化/不匹配而造成的。例如，緩冲器电路可以包括具有晶体管差 分输入对的差分放大器。在形成差分输入对的晶体管的物理和电学 特征中的任何不匹配可以导致显著的偏移变化。本发明提供用于降 低此类偏移变化的各种结构和技术。在此，尽管在各种差分输入緩 冲器的上下文中描述了本发明，然而，本领域4支术人员应该理解， 在此描述的结构和技术可以应用于单端电路和输出緩冲器、以及可 以从偏移变化降低受益的任何其他电路。
参考图1,示出了使用偏移变化降低电路的示意性集成电路100 的高级框图。电路100包括差分输入緩冲器102以及接收器单元122, 其使用高速串行接口 (HSSI)。具有HSSI接收器的电路通常接收串 行的并且非时控的输入数据。由此，HSSI接收器的一个任务在于， 从串行输入数据中恢复时钟信号，并且将同步的时钟和数据信号提 供至电路的其余部分。此外，对于HSSI接收器的输入通常作为差分 信号对来提供，其中一个信号是另一信号的翻转(即，比特翻转)。在图1示出的一个示例性输入信号对是输入信号101。差分输入緩冲
器102在输入104和输入106处接收输入信号101。緩冲器102对输 入104和输入106之间的差应用增益，以便在输出108和输出110 处产生放大的信号，其中输出108和输出IIO处的信号同样彼此是
翻转的。
尽管存在设计緩冲器102的各种方式，差分緩沖器通常需要至 少 一对晶体管。在此晶体管对之间的不匹配是偏移变化的公共来源。
晶体管变化可以源于晶体管制造工艺中的不一致或者缺陷，随着集 成电路向纳米级技术深入发展，这变得越来越难以控制。在下文结 合附图2至图4描述了用于减轻晶体管变化影响的设计緩冲器102 的技术。
返回图1,緩沖器102的输出108和IIO耦合至接收器122,该 接收器122使用HSSI接口。尽管在HSSI接收器的上下文中描述了 本发明，本领域技术人员应该理解，用于降低偏移变化的技术可以 应用于其他类型的接收器以及其他类型的集成电路。如前所述，HSSI 接收器的输入数据通常是差分信号对的形式。这些信号可以由緩冲 器102的输出108和IIO提供至接收器122。在本发明的一个实施方 式中，由输出108和IIO提供的数据是高速非时控串行数据信号。 在此实施方式中，接收器122可以包括时钟数据恢复单元(CDR) 124，用于从非时控串行输入数据提取时钟信号。可以以任意适当方 式来实现CDR124，以便产生时钟信号126,该时钟信号126与数据 信号128同步。继而，接收器122可以将时钟信号126用作采样数 据信号128的触发器，以便获取数字数据值。可以由可编程逻辑130 完成由接收器122执行的具体操作。这些操作可以需要时钟信号126 和数据信号128。
现在参考图2，示出了可用以实现图1的緩冲器102的输入緩冲 器200的简化电路图。緩冲器200是具有输入104和106的差分输 入緩沖器，该输入104和106对应于緩冲器102的输入。输入104 和106分别连接至晶体管对210和212的栅极。尽管在图2中绘出
9的晶体管210和212是N通道MOSFET,还可以代替地使用其他类 型的晶体管。输出108和110分别连接到晶体管210和212的漏极 端子。另外，负载电阻206和207也连接到该两个漏极端子。负载 电阻206和207可以具有相同的值接收器电源202耦合至负载 电阻206和207的另外端子，该接收器电源202向緩沖器200提供 恒定电压Vcc。晶体管210和212的源端子分别连接至尾电流源218 和220。每个尾电流源218和220例如可以由N通道晶体管来实现， 该N通道晶体管的栅极连接至偏置电压。晶体管210和212的源端 子由负反馈电阻214和可变均衡电容216桥接。
緩冲器200具有传统源退化的结构，其DC增益由Rl与2Rdeg 的比率来限定。可变均衡电容216向緩冲器200提供可调节的高频 峰化。在本发明的某些实施方式中，緩沖器200可用作均衡单元或 者作为级联均衡单元的成员。当緩冲器200是级联的成员时，緩沖 器200中的任何偏移变化都可能特别有害，这是因为偏移变化可以 被后续级i文大。当在晶体管206和207之间存在变化/不匹配时，在 緩冲器200中可以出现偏移变化。例如，当将零差分电压供给至输 入104和106时，在输出108和IIO处可以出现非零差分电压。
在图3中示出了一种緩沖器设计，其可以减小由晶体管变化导 致的偏移变化。緩冲器300的拓朴可以类似于緩冲器200,但是緩冲 器300的多个电路元件(均衡电容器以外)被制造为值可变。例如， 值为Ru和R^的负载电阻306和307是可调节的(即，其值可变)。 负反馈电阻314和均衡电容316也可以是可调节的。此外，值为Itll 和Iu2的尾电流源318和320是可调节的。
尽管图3示出，上述所有电路元件均为可调，然而在某些实施 方式中，仅有某些电路元件是可调的。在一个示例性实施方式中， 负载电阻306和307具有可调值。在此实施方式中，如果晶体管310 和312具有变化，以致当Ru等于Rl2,以及当输入104和106处的 电压相等时，在输出108处的电压大于在输出110处的电压，则可 以将电阻306调整至较大的值，从而在输出108和110处的电压有利地会聚。解决相同问题的另一方案是，部分地增加Ru同时部分地
降低Rl2。此外，可调节尾电流源318和320的值，以便随着负载电 阻306以及307的值变化，而向緩冲器300提供恒定共模。
在其他实施方式中，以类似方式调整緩沖器300中的其他电路 元件，以便校正(de-skew)电路。由此，在制造过程期间向緩冲器 300提供可调电路元件，可以补偿不能直接消除的晶体管变化。通常， 有利的是，尽可能多地提供可调电路元件，因为每个可调元件提供 附加参数，该附加参数可用于控制緩冲器300的特征。
除了补偿偏移变化以外，可调电阻306、 307和314有利地向《爰 沖器300提供可变DC增益。输出108和110处的DC增益分别由
Ru与2Rdeg以及RL2与2Rdeg的比率来限定。在下文中，结合图4描
述了可变DC增益的优点。可调负载电阻306和307还向緩冲器300 提供可变带宽。如果输出108和llO分別具有负载电容Cu和CJ在
图3中未示出)，则緩冲器300的带宽由RuCu和RL2CL2中的较小
者给出。
在多种情况下可以设置或者重置上述可调电路元件的值。在一 个实施方式中，在制造期间测量緩沖器300中的信号偏移变化。继 而，校准电路元件的值以便消除所测量的偏移变化，并且针对该緩 沖器获得期望的DC增益和带宽。可调电路元件的值继而永久固定 于这些值。然而，在另一实施方式中，还可以在制造之后根据用户 的意愿，例如，在设备每次加电期间，对緩冲器300的偏移变化进 行测量。继而，可以基于最近的偏移变化测量来对可调电路元件进 4亍重置。 —
现在参考图4,其中示出了根据本发明一个示例性实施方式的多 级緩沖器400的框图。緩冲器400包括放大器的级联，緩冲器400 中每个放大器级403-406优选地由图3中的緩冲器300来实现，尽管 使用其他放大电路也并不背离本发明的范围。緩冲器400可以包括 任意数量的放大器级，并且可选地可以包括预放大器402。预放大器 402可以向緩冲器400提供DC增益的附加增量。利用单级緩沖器的緩冲器400的一个优势在于，緩冲器400可 以向输入108和IIO提供更大的增益。根据各级的具体架构，每个 级403-406通常可以提供3dB至6dB的增益。由此，利用四个级联 的级，緩沖器400可以提供至少12dB至24dB的增益。输入信号的 高增益放大是特别有利的，并且有时对于满足集成电路的输入/输出 灵敏度需求(诸如PCIe第二代标准的灵敏度需求)来说是必要的。
另外，因为如果利用緩沖器300来实现，每个放大器级403-406 可以提供可变DC增益，则緩冲器400可以有利地在级403-406之间 不均勻地分配增益，以便降低偏移变化。通常，如果在级联的较早 级中引入更多增益，则可以更为有效地在多级緩冲器中降低偏移变 化，这是因为在 一 个级中保留的任何偏移变化将被所有后续级的增 益放大。这也是将预放大器402定位在级403-406之前的一个原因。
继续参考图5,其中示出了用以实现在图1的接收器122中操作 的示例性PLD500。例如，PLD 500可以是图1的可编程逻辑130。 然而，应该理解，本发明可以应用于各种其他类型的集成电路，包 括可编程逻辑集成电路、现场可编程门阵列、掩码(mask) FPGA 以及专用集成电路(ASIC)或者提供可编程资源的专用标准产品 (ASSP)。
在图5中，PLD 500包括可编程逻辑阵列块(LAB ) 502的二维 阵列，其可以由变化长度和速度的行和列互联的网络来进行互联。
LAB 502可以包括多个(例如，10个)逻辑元件(LE) 。 LE是可 编程逻辑块，其对用户定义逻辑功能提供有效实现。PLD具有多个 逻辑元件，其配置用于实现各种组合的和连续的功能。逻辑元件可
以访问可编程互联结构。可以对可编程互联结构进行编程，以^更互 联在大多数任何期望的配置中的逻辑元件。
PLD 500还可以包括分布式存储器结构，包括贯穿阵列提供的变 化大小的RAM块。RAM块可以包括例如512比特的块504、 4K的 块506以及提供512K比特RAM的块508。这些存储器块还可以包 括移位寄存器以及FIF 0緩冲器。在某些实施方式中，PLD 500可以进一步包括数字信号处理 (DSP)块510，例如其可以实现具有"加，，或者"减"特征的乘法 器。在此示例中，定位在器件的外围的1/0元件(IOE) 512支持多 个单端和差分I/0标准。这些1/0元件512可以包括具有图1至图4 所示类型偏移消除电路的差分输入或者输出緩冲器。
PLD 500可以针对电信应用额外提供收发器功能。在图5中示出 的示例性实施方式中，PLD 500包括一个或者多个收发器模块520。 这些收发器模块520中的任意一个或者多个可以包括图1的接收器 模块122,并且可以实现在此描述的偏移降低技术。应该理解，在此 描述的PLD 500仅用于示出目的，并且本发明可以在多种不同类型 的PLD、 FPGA等中实现。
参见图6,示出了其中可以实现本发明的示例性数字系统600的 框图。系统600可以是可编程的数字计算机系统、数字信号处理系 统、专用数字交换网络或者其他处理系统。此外，每个系统可以设 计为广泛用于各种应用，诸如电信系统、汽车系统、控制系统、消 费者电子产品、个人计算机、因特网通信和联网，以及其他应用。 此外，可以在单一板上、在多个板或者在多个封装内提供系统600。
系统600可以包括通过一个或者多个总线来4皮此互联的处理 单元602、存储器单元604以及I/0单元606。在此示例性实施方式 中，PLD 608在处理单元602中实现。在图6的系统内PLD 608可 以用于多种不同目的。PLD 608例如可以是处理单元602的支持其 内部和外部操作的逻辑构造块。PLD 608可以被编程以实现在系统 操作中实现其特定任务所需的逻辑功能。具体地，PLD 608可以通 过连接610耦合至存储器604，并且通过连接612耦合至I/O单元 606。处理单元602可以将数据引导至用于处理或者存储的适当系统 组件、执行在存储器604中存储的程序、或者经由1/0单元606来接 收或者发送数据，或者其他类似功能。处理单元602可以是中央处 理单元(CPU)、微处理器、浮点协处理器、图形协处理器、硬件 控制器、微控制器、编程作为控制器使用的可编程逻辑设备、网络控制器等。
此外，在某些实施方式中，不需要CPU。例如，代替CPU的是， 一个或者多个PLD 608可以控制系统的逻辑#:作。在一个实施方式 中，PLD 608作为可重新配置的处理器而操作，可以根据处理特定 计算任务的需要来对PLD 608重新编程。备选地，可编程逻辑设备 608其自身包括嵌入式微处理器。存储器单元604可以是随机访问存 储器(RAM)、只读存储器(ROM)、固定或者软盘介质、PC卡、 闪存盘存储器、磁带、或者任何其他存储装置、或者这些存储装置 的任意组合。本发明由此提供偏移降低的各种技术，这是通过可编 程逻辑来支持的。
尽管上文提供了本发明各种实施方式的详细描述，很多备选、 修改以及等效实现也是可行的。尤其是，本发明可以与其他技术(诸 如，在美国专利No.7,321,259中描述的动态偏移消除技术)相结合 以便优选地降低偏移变化并且增强灵敏度。由此，本发明的范围不 受上述特定实施方式的限制，而是由所附权利要求书以及其完整等 效范围来确定。
权利要求
1.一种单级缓冲器电路，包括具有晶体管不匹配偏移变化的至少两个晶体管；以及至少一个可变值电路元件(a)配置以向所述缓冲器电路提供可变DC增益；以及(b)其值被校准以便将所述晶体管不匹配偏移变化最小化。
2. 根据权利要求1所述的緩冲器电路，其中所述至少一个可 变值电路元件进一 步向所述緩沖器电路提供可变带宽。
3. 根据权利要求1所述的緩沖器电路，其中所述緩冲器电路 作为输入緩沖器连接至高速串行接口 (HSSI)接收器。
4. 根据权利要求1所述的緩沖器电路，其中所述緩冲器电路 是均衡单元。
5. 根据权利要求1所述的緩冲器电路，其中所述緩沖器电路 向所述HSSI接收器提供一对差分串行数据信号。
6. 根据权利要求1所述的緩冲器电路，包括差分放大器电路； 所述差分放大器电路包括第 一差分输入晶体管以及第二差分输入晶体管，每个晶体管具有相应的 一册纟及、源极和漏极；第一输入，连接至所述第一差分输入晶体管的所述栅极； 第二输入，连接至所述第二差分输入晶体管的所述栅极； 第一输出，连接至所述第一差分输入晶体管的所述漏极； 第二输出，连接至所述第二差分输入晶体管的所述漏极； 第 一 负载电阻，连接在所述第 一 差分输入晶体管的所述漏极和电源之间；第二负载电阻，连接在所述第二差分输入晶体管的所述漏极以及 所述电源之间；第 一尾电流源，连接在所述第 一 差分输入晶体管的所述源极和地之间；第二尾电流源，连接在所述第二差分输入晶体管的所述源极和地之间；负反馈电阻，连接在所述第 一差分输入晶体管的所述源极以及所 述第二差分输入晶体管的所述源极之间；以及均衡电容，连接在所述第一差分输入晶体管的所述源极以及所述 第二差分输入晶体管的所述源极之间。
7. 根据权利要求1所述的緩沖器电路，其中所述至少一个可 变值电路元件是从包括以下的组中选择(a)所述第一和第二尾电 流源，(b)所述第一和第二负载电阻，(c)所述负反馈电阻，以 及(d)所述均衡电容。
8. 根据权利要求1所述的緩沖器电路，其中 所述第一负载电阻和所述第二负载电阻是(a)可变值的，以及(b)被校准以便将所述偏移变化最小化；以及所述第一尾电流源和所述第二尾电流源是(a)可变值的，以及 (b)被校准以便提供恒定共模。
9. 一种多级緩冲器电路，包括放大器级的级联并且具有总偏移 变化，其中所述级联中的每个放大器级是在权利要求1中所定义的 单级緩沖器电路，以及其中所述每个放大器级的所述可变DC增益 配置用于将所述多级緩冲器电路的所述总偏移变化最小化。
10. 根据权利要求9所述的多级緩沖器电路，其中第一放大器 级的可变DC增益被设置为第一值，而第二放大器级的可变DC增益 被设置为第二值，以及其中，当所述第一放大器级在所述级联中位 于所述第二放大器级之前时，所述第一值大于所述第二值。
11. 根据权利要求9所述的多级緩沖器电路，进一步包括DC增 益预放大器，所述DC增益预放大器在所述级联中位于全部所述放 大器级之前。
12. —种用于最小化集成电路中晶体管不匹配偏移变化的方法， 所述方法包括提供具有至少一个可变值电路元件的緩冲器电路；测量所述緩冲器电路中的偏移变化；以及校准所述至少一个可变值电路元件，以便将所述测量的偏移变化 最小化。
13. 根据权利要求12所述的方法，其中在制造所述緩冲器电 路期间^执行所述测量偏移变化。
14. 根据权利要求12所述的方法，其中在所述緩沖器电路加 电期间执行所述测量偏移变化。
15. 根据权利要求12所述的方法，进一步包括校准第 一可变值负载电阻以及第二可变值负载电阻，以便将所述 测量的偏移变化最小化；以及校准第 一 尾电流源以及第二尾电流源，以便提供恒定共模。
16. 根据权利要求12所述的方法，进一步包括 提供放大器级的级联，其中所述放大器级中的每个是緩沖器电路，以及其中所述级联具有总偏移变化；以及配置所述每个放大器级的可变DC增益，以便降低所述级联的总 偏移变化。
17. 根据权利要求16所述的方法，进一步包括 将第一放大器级的所述可变DC增益设置为第一值；以及 将第二放大器级的所述可变DC增益设置为第二值，当所述第二放大器级在所述级联中位于所述第一放大器级之前时，所述第二值 大于所述第一值。
全文摘要
本发明公开了一种用于在高数据率HSSI接收器中增强灵敏度和降低偏移变化的方法和装置。该方法和装置可以降低集成电路中由晶体管变化/不匹配造成的信号偏移变化。在一个实施方式中，缓冲器电路具有可变值的电路元件。执行偏移变化测量，并且对可变值电路元件进行校准，以便降低所测量的偏移变化。在另一实施方式中，多级缓冲器的每个放大级提供可变增益。级联的总DC增益在各级之间不均匀分布，其中相对于处于级联末端位置处的放大器级来说，处于在级联开始位置处的放大器级提供更多的DC增益。还可以在级联开始处提供附加的预放大器级。
文档编号H03F3/45GK101599759SQ200910146569
公开日2009年12月9日 申请日期2009年6月8日 优先权日2008年6月6日
发明者S·曼加特, S·舒玛拉耶维, T·M·特兰, W·旺 申请人:阿尔特拉公司