专利名称：推挽输出级驱动电路的制作方法
技术领域：
本实用新型涉及通信领域，具体而言，涉及一种推挽输出级驱动电路。
背景技术：
在模拟芯片中，推挽输出级是一种很常见的电路，对于信号传输电路尤其重要，因 为它总是一个管子打开另外一个管子关闭，没有电流流过而大大的节省了功耗，但推挽输 出级电路有一个缺点就是它在两个管子交替打开的时候会有一个死区时间，即一个管子已 经关闭，而另 一个还没有打开，这会造成信号的失真。 图1为相关技术中推挽输出级的基本电路示意图。晶体管PM1和NM1为推挽输出 级的两个输出管。Vdrl为PM1的栅极电压，驱动PM1管打开或者关闭；Vdr2为NM1的栅极 电压，驱动NM1管打开或者关闭。 图2为相关技术中普通推挽输出级驱动电路示意图。图2所示，晶体管NM1的栅 极Vdr2连接到电流源12上，同时连接到二极管D2的负端，D2的正端与电阻Rl的一端相 连接，电阻R1的另一端连接到二极管D1的负端，二极管D1的正端连接到晶体管PM1的栅 极Vdrl上，同时连接到电流源II上。Vdrl = 2*Vdiode+I*R+Vdr2，当Vdr2改变的时候，二 极管两端电压不会突变，它会先造成二极管两端电压增大或者减小，流过它的电流就有需 求要增大或者减小，从而使得流过另一个二极管的电流也相应地增大或者减小，Vdrl也相 应地做出变化，这个变化为传导式，所需要的时间跟改变电压的大小成正比，完成这个变化 需要比较长的时间，这就造成了死区时间，从而严重的影响电路的性能。 图3为相关技术中普通推挽输出电路输出波形的示意图。如图3所示，当驱动电 压Vdr2下降，晶体管NM1关闭，驱动电压Vdrl也跟随Vdr2下降，PM1管由关闭到打开，由 图可以看出上述过程中Vdrl的电压波形不再是方波，晶体管PM1和NM1的开关电流变化缓 慢，不是一个瞬间的脉冲，因此造成了输出波形的严重失真。
实用新型内容针对相关技术中推挽输出级电路在两个管子交替打开的时候存在死区时间，从而 造成信号失真的问题而提出本实用新型，为此，本实用新型的主要目的在于提供一种改进 的推挽输出级驱动电路，以解决上述问题至少之一。 根据本实用新型，提供了 一种推挽输出级驱动电路。 根据本实用新型的推挽输出级驱动电路，用于驱动第一 PM0S晶体管和第一 NM0S 晶体管交替打开，其中，该电路包括第一组正反馈电路，连接于第一PMOS晶体管的栅极与 第一NM0S晶体管的栅极之间，用于使第一PMOS晶体管的栅极电压随着第一NMOS晶体管的 栅极电压的变化进行同向变化，其中，第一组正反馈电路包括一条或多条正反馈电路，每一 条正反馈电路包括一个或多个NM0S晶体管；以及，第二组正反馈电路，连接于第一PMOS晶 体管的栅极与第一 NM0S晶体管的栅极之间，用于使第一NMOS晶体管的栅极电压随着第一 PMOS晶体管的栅极电压的变化进行同向变化，其中，第一组正反馈电路包括一条或多条正反馈电路，每一条正反馈电路包括一个或多个PMOS晶体管。 通过本实用新型，提供了一种推挽输出级的驱动电路，其电路结构简单，可以采用
普通的CMOS电路实现，解决了推挽输出级电路在两个管子交替打开的时候存在死区时间，
从而造成信号失真的问题，进而可以有效减小死区时间以避免信号失真。 本实用新型的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书
中变得显而易见，或者通过实施本实用新型而了解。本实用新型的目的和其他优点可通过
在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。
此处所说明的附图用来提供对本实用新型的进一步理解，构成本申请的一部分，
本实用新型的示意性实施例及其说明用于解释本实用新型，并不构成对本实用新型的不当
限定。在附图中 图1为相关技术中推挽输出级的基本电路示意图； 图2为相关技术中普通推挽输出级驱动电路示意图； 图3为相关技术中普通推挽输出电路输出波形的示意图； 图4为根据本实用新型实施例的推挽输出级Vdr2的正反馈电路； 图5为根据本实用新型实施例的推挽输出级Vdrl的正反馈电路； 图6为根据本实用新型优选实施例的推挽输出级驱动电路的示意图； 图7是根据本实用新型实施例的新型驱动电路电压转化时的输出波形。
具体实施方式功能概述 考虑到相关技术中推挽输出级电路在两个管子(第一 PM0S晶体管、第一 NM0S晶 体管)交替打开的时候存在死区时间，从而造成信号失真的问题，本实用新型实施例提供 了一种推挽输出级驱动电路，通过在所述第一 PM0S晶体管的栅极与所述第一 NM0S晶体管 的栅极之间，加入两组正反馈电路，上述正反馈电路由一个或多个晶体管组成，集成在CMOS 工艺中，结构简单、静态功耗低并且响应迅速。 需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相 互组合。下面将参考附图并结合实施例来详细说明本实用新型。 根据本实用新型实施例，提供了 一种推挽输出级驱动电路。 根据本实用新型实施例的推挽输出级驱动电路，用于驱动第一 PM0S晶体管和第 一NMOS晶体管交替打开，其中，该电路包括第一组正反馈电路，连接于第一PMOS晶体管的 栅极与第一 NM0S晶体管的栅极之间，用于使第一PMOS晶体管的栅极电压随着第一NMOS晶 体管的栅极电压的变化进行同向变化，其中，第一组正反馈电路包括一条或多条正反馈电 路，每一条正反馈电路包括一个或多个NMOS晶体管；第二组正反馈电路，连接于第一PMOS 晶体管的栅极与第一 NM0S晶体管的栅极之间，用于使第一 NM0S晶体管的栅极电压随着第 一PMOS晶体管的栅极电压的变化进行同向变化，其中，第一组正反馈电路包括一条或多条 正反馈电路，每一条正反馈电路包括一个或多个PMOS晶体管。 图4为根据本实用新型实施例的推挽输出级Vdr2的两条正反馈电路的示意图。如图4所示，第一条正反馈电路包括如下元件NM2 ;第二条正反馈电路包括如下元件NM4、
NM3 、NM2 。在Vdr2改变的时候，这两条路径对电压进行正向放大后作用在Vdr 1上，引起Vdr 1 的同向变化。正反馈通路l为nloopl，Vdr2下降时通过晶体管NM2同相放大后作用到Vdrl 上，Vdrl下降；正反馈通路2为nloop2， Vdr2下降时通过晶体管NM4后Vbs3升高，Vbs3升 高导致NM3的栅极电压升高，NM2的栅极电压升高，则NM2的漏极电压Vdrl降低。这两条 具有放大作用的正反馈通路使得Vdr2上的每一点电压变动都能迅速传播到Vdrl上。 图5为根据本实用新型实施例的推挽输出级Vdrl的两条正反馈电路的示意图。 如图5所示，第一条正反馈电路包括如下元件PM2 ;第二条正反馈电路包括如下元件PM2、
PM3 、PM4 。在Vdr 1改变的时候，这两条路径对电压进行正向放大后作用在Vdr2上，引起Vdr2 的同向变化。正反馈路径1为ploopl，Vdrl下降时通过晶体管PM2同相放大后作用到Vdr2 上，Vdr2下降；正反馈通路2为ploop2， Vdrl下降时通过晶体管PM4后Vbs4升高，Vbs4升 高导致PM3的栅极电压升高，PM2的栅极电压升高，则PM2的漏极电压Vdr2降低。这两条 具有放大作用的正反馈通路使得Vdrl上的每一点电压变动都能迅速传播到Vdr2上。 上述图4和图5所示的两组正反馈电路仅为本实用新型的两个示例，在不冲突的 情况下，根据本实用新型的两组正反馈电路还可以包括多个示例。 优选地，根据本实用新型实施例的推挽输出级驱动电路还可以包括第一组辅助 功能NM0S晶体管、第二组辅助功能PM0S晶体管，其中，第一组辅助功能NM0S晶体管，包括 一个或多个NM0S晶体管，与第一组正反馈电路中的一条或多条反馈电路包含的NMOS晶体 管相连接，用于将电平抬高并提供至第一组正反馈电路；第二组辅助功能PM0S晶体管，包 括一个或多个PM0S晶体管，与第二组正反馈电路中的一条或多条反馈电路包含的NMOS晶 体管相连接，用于将电平降低并提供至第二组正反馈电路。具体可以参见图4和图5。 如图4所示，第一组辅助功能NM0S晶体管包括如下元件NM5，用于将电平抬高并 提供至第一组正反馈电路。 如图5所示，第二组辅助功能NM0S晶体管包括如下元件PM5，用于将电平降低并 提供至第二组正反馈电路。 优选地，上述第一组正反馈电路包括第一正反馈电路和第二正反馈电路，其中，第 一正反馈电路包括第二NMOS晶体管，第二NMOS晶体管的漏极与第一PMOS晶体管的栅极 相连接，第二 NMOS晶体管的源极与第一 NMOS晶体管的栅极相连接；第二正反馈电路包括 第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管，其中，第四NMOS晶体管的栅极与 第一NMOS晶体管的栅极相连接，第四NMOS晶体管的漏极与第三NMOS晶体管的源极相连 接，第三NMOS晶体管的漏极和栅极与第二 NMOS晶体管的栅极连接在一起，并通过电流源接 高电平；第一组NMOS晶体管包括第五NMOS晶体管，其中，第五NMOS晶体管的栅极与第四 NMOS晶体管的漏极、第三NMOS晶体管的源极连接在一起，第五NMOS晶体管的漏极与第四 NMOS晶体管的源极相连接，第五NMOS晶体管的源极接低电平。 在具体实施过程中，第一组正反馈电路的工作原理如下当第一 NMOS晶体管的栅 极电压增大或减小时，第一正反馈电路中的第二NMOS晶体管，用于进行正向放大以引起第 一PMOS晶体管的栅极电压与第一NMOS晶体管的栅极电压进行同向变化；当第一NMOS晶体 管的栅极电压增大或减小时，第二正反馈电路中的第四NMOS晶体管的漏极电压进行反向 变化，引起第三NMOS晶体管的栅极电压与第四NMOS晶体管的漏极电压的变化成同向变化，第二NM0S晶体管的栅极电压与第三NMOS晶体管的栅极电压的变化呈同向变化，第二NMOS晶体管的漏极电压与第二NMOS晶体管的栅极电压的变化成反向变化，从而使得第一NMOS晶体管与栅极电压的变化第一 NM0S晶体管的栅极电压成同向变化。 优选地，上述第二组正反馈电路包括第三正反馈电路和第四正反馈电路，其中，第三正反馈电路包括第二PM0S晶体管，第二PMOS晶体管的漏极与第一NMOS晶体管的栅极相连接，第二 PM0S晶体管的源极与第一 PM0S晶体管的栅极相连接；第四正反馈电路包括第二PM0S晶体管、第三PM0S晶体管、第四PMOS晶体管，其中，第四PMOS晶体管的栅极与第一PMOS晶体管的栅极相连接，第四PMOS晶体管的漏极与第三PMOS晶体管的源极相连接，第三PMOS晶体管的漏极和栅极与第二 PMOS晶体管的栅极连接在一起，并通过第二电流源接低电平；第二组PMOS晶体管包括第五PMOS晶体管，其中，第五PMOS晶体管的栅极与第四PMOS晶体管的漏极、第三PMOS晶体管的源极连接在一起，第五PMOS晶体管的漏极与第四PMOS晶体管的源极相连接，第五PMOS晶体管的源极接高电平。 在具体实施过程中，第二组正反馈电路的工作原理如下当第一 PMOS晶体管的栅极电压增大或减小时，第三正反馈电路中的第二PMOS晶体管，用于进行正向放大以引起第一NMOS晶体管的栅极电压与第一PMOS晶体管的栅极电压进行同向变化；当第一PMOS晶体管的栅极电压增大或减小时，第二正反馈电路中的第四PMOS晶体管的漏极电压进行反向变化，引起第三PMOS晶体管的栅极电压与第四PMOS晶体管的漏极电压的变化成同向变化，第二PMOS晶体管的栅极电压与第三PMOS晶体管的栅极电压的变化呈同向变化，第二PMOS晶体管的漏极电压与第二 PMOS晶体管的栅极电压的变化成反向变化，从而使得第一 NMOS晶体管与栅极电压的变化与第一 PMOS晶体管的栅极电压成同向变化。[0034] 将上述优选的第一组正反馈电路与优选的第二组正反馈电路相结合，具体可以参见图6。 图6为根据本实用新型优选实施例的推挽输出级驱动电路的示意图。如图6所示，根据本实用新型优选实施例的推挽输出级驱动电路包括晶体管NM1、PM1、NM2，PM2，NM3，PM3， NM4， PM4， NM5， PM5，其中，NM2(相当于第二 NMOS晶体管)，PM2(相当于第二 PMOS晶体管)，NM3 (相当于第三NMOS晶体管)，PM3 (相当于第三PMOS晶体管)，NM4 (相当于第四NMOS晶体管)，PM4(相当于第四PMOS晶体管)，NM5(相当于第五NMOS晶体管)，PM5(相当于第五PMOS晶体管)组成了驱动电路，用于驱动PM1(相当于第一PM0S晶体管)和NM1(相当于第一 NMOS晶体管)交替打开。 其中，晶体管PM1的源极连接到电源，晶体管NM1的源极连接到地，晶体管PM1和NM1的漏极连接在一起，作为推挽输出级的输出端OUT。 NM2的漏极与PM2的源极连接，产生节点Vdrl。该节点同时与电流源II连接，与晶体管PM4的栅极连接，并接到PM1的栅极上。晶体管NM2的源极和PM2的漏极连接，产生节点Vdr2。该节点同时与电流源12相连，与晶体管NM4的栅极相连，并连接到NM1的栅极上。晶体管NM3的源极与栅极相接，并连接到NM2的栅极上，产生节点Vbsl.该节点同时连接到电流源13上。晶体管NM3的源极与NM4的漏极相连产生节点Vbs2，该节点同时连接到NM5的栅极上。晶体管的源极连接到地。晶体管PM3的栅极与源极相连产生节点Vbs3，该节点同时连接到晶体管PM2的栅极上。晶体管PM3的漏极连接到PM4的源极上，产生节点Vbs4，该节点同时连接到PM5的栅极上。PM5的漏极连接到电源VCC上。因此，晶体管PM2， PM3， PM4， PM5和晶体管NM2， NM3， NM4， NM5组
7成了驱动电路。 其中，该电路的第一组正反馈电路包括两条正反馈电路。 第一条正反馈电路包括NM2， NM2的漏极与PM1的栅极相连接，NM2的源极与NM1的栅极相连接； 第二正反馈电路包括NM2、 NM3、 NM4，其中，NM4的栅极与NM1的栅极相连接，NM4的漏极与NM3的源极相连接，NM3的漏极和栅极与NM2的栅极连接在一起，并通过电流源接高电平；第一组辅助功能NM0S晶体管包括NM5，其中，NM5的栅极与NM4管的漏极、NM3的源极连接在一起，NM5的漏极与NM4的源极相连接，NM5的源极接低电平。[0041] 其中，该电路的第二组正反馈电路也包括两条正反馈电路。 第一条正反馈电路包括PM2， PM2的漏极与NM1的栅极相连接，PM2的源极与PM1的栅极相连接；第二条正反馈电路包括PM2、PM3、PM4，其中，PM4的栅极与PM1的栅极相连接，PM4的漏极与PM3的源极相连接，PM3的漏极和栅极与PM2的栅极连接在一起，并通过第二电流源接低电平；第二组辅助功能PMOS晶体管包括PM5，其中，PM5的栅极与PM4的漏极、PM3的源极连接在一起，PM5的漏极与PM4的源极相连接，PM5的源极接高电平。[0043] 在具体实施过程中，图6所示推挽输出级驱动电路的工作原理如下当NM1的栅极电压增大或减小时，第一组正反馈电路中第一条正反馈电路中的NM2，用于进行正向放大以引起PM1的栅极电压与NM1的栅极电压进行同向变化； 当nh的栅极电压增大或减小时，第二条正反馈电路中的NM4的漏极电压进行反向变化，引起NM3的栅极电压与NM4的漏极电压的变化成同向变化，NM2的栅极电压与NM3的栅极电压的变化成同向变化，NM2的漏极电压与NM2的栅极电压的变化成反向变化，从而使得NM1与栅极电压的变化NM1的栅极电压成同向变化。 当PM1的栅极电压增大或减小时，第二组正反馈电路中的第一条正反馈电路中的PM2，用于进行正向放大以引起NM1的栅极电压与PM1的栅极电压进行同向变化；[0046] 当PM1的栅极电压增大或减小时，第二组正反馈电路中的第二条正反馈电路中的PM4的漏极电压进行反向变化，引起PM3的栅极电压与PM4的漏极电压的变化成同向变化，PM2的栅极电压与PM3的栅极电压的变化成同向变化，PM2的漏极电压与PM2的栅极电压的变化成反向变化，从而使得NM1与栅极电压的变化与PM1的栅极电压成同向变化。[0047] 图7是根据本实用新型实施例的新型驱动电路电压转化时的输出波形。如图7所示，在Vdr2由高到低变化时，晶体管PM1和NM1的瞬间电流是脉冲，然后迅速的消失，同时Vdrl迅速反应，使得输出电压0UTN同步完成由低到高的转变，输出波形没有任何失真。图7同图3对比，可以看到开关的瞬间PM1与NM1的电流变化在新型驱动电路中是瞬时的，而在普通驱动电路里是渐变的。图3的电压波形OUTN则失真比较严重，而图7的输出电压波形0UTN是方波，几乎无失真现象。 综上所述，通过本实用新型的上述实施例，提供的推挽输出级驱动电路方案，可以采用普通的CMOS电路实现，电路结构简单、性能较好，成本较低，解决了推挽输出级电路在两个管子交替打开的时候由于存在死区时间，从而造成信号失真的问题，进而可以有效减小死区时间以避免信号失真。 显然，本领域的技术人员应该明白，上述的本实用新型的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，可选地，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本实用新型不限制于任何特定的硬件和软件结合。 以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
权利要求一种推挽输出级驱动电路，用于驱动第一PMOS晶体管和第一NMOS晶体管交替打开，其特征在于，所述电路包括第一组正反馈电路，连接于所述第一PMOS晶体管的栅极与所述第一NMOS晶体管的栅极之间，用于使所述第一PMOS晶体管的栅极电压随着第一NMOS晶体管的栅极电压的变化进行同向变化，其中，所述第一组正反馈电路包括一条或多条正反馈电路，每一条正反馈电路包括一个或多个NMOS晶体管；第二组正反馈电路，连接于所述第一PMOS晶体管的栅极与所述第一NMOS晶体管的栅极之间，用于使所述第一NMOS晶体管的栅极电压随着第一PMOS晶体管的栅极电压的变化进行同向变化，其中，所述第一组正反馈电路包括一条或多条正反馈电路，每一条正反馈电路包括一个或多个PMOS晶体管。
2. 根据权利要求1所述的电路，其特征在于，所述电路还包括第一组辅助功能NM0S晶体管，包括一个或多个NMOS晶体管，与第一组正反馈电路中 的一条或多条反馈电路包含的NMOS晶体管相连接，用于将电平抬高并提供至第一组正反 馈电路；第二组辅助功能PM0S晶体管，包括一个或多个PMOS晶体管，与第二组正反馈电路中 的一条或多条反馈电路包含的NMOS晶体管相连接，用于将电平降低并提供至第二组正反 馈电路。
3. 根据权利要求2所述的电路，其特征在于，所述第一组正反馈电路包括第一正反馈电路和第二正反馈电路，其中， 所述第一正反馈电路包括第二NMOS晶体管，所述第二NMOS晶体管的漏极与所述第一PM0S晶体管的栅极相连接，所述第二 NM0S晶体管的源极与所述第一 NM0S晶体管的栅极相连接；所述第二正反馈电路包括所述第二NM0S晶体管、第三NM0S晶体管、第四NMOS晶体 管，其中，所述第四NMOS晶体管的栅极与所述第一NMOS晶体管的栅极相连接，所述第四 NMOS晶体管的漏极与所述第三NMOS晶体管的源极相连接，所述第三NMOS晶体管的漏极和 栅极与所述第二 NMOS晶体管的栅极连接在一起，并通过电流源接高电平；第一组辅助功能NMOS晶体管包括第五NMOS晶体管，其中，所述第五NMOS晶体管的栅 极与所述第四NMOS晶体管的漏极、所述第三NMOS晶体管的源极连接在一起，所述第五NMOS 晶体管的漏极与所述第四NMOS晶体管的源极相连接，所述第五NMOS晶体管的源极接低电 平。
4. 根据权利要求3所述的电路，其特征在于，当所述第一NMOS晶体管的栅极电压增大或减小时，所述第一正反馈电路中的所述第 二NMOS晶体管，用于进行正向放大以引起所述第一PMOS晶体管的栅极电压与所述第一 NMOS晶体管的栅极电压进行同向变化；当所述第一NMOS晶体管的栅极电压增大或减小时，所述第二正反馈电路中的所述第 四NMOS晶体管的漏极电压进行反向变化，引起所述第三NMOS晶体管的栅极电压与所述第 四NMOS晶体管的漏极电压的变化成同向变化，所述第二NMOS晶体管的栅极电压与所述第 三NMOS晶体管的栅极电压的变化成同向变化，所述第二NMOS晶体管的漏极电压与所述第 二 NMOS晶体管的栅极电压的变化成反向变化，从而使得所述第一 NMOS晶体管与栅极电压的变化所述第一 NM0S晶体管的栅极电压成同向变化。
5. 根据权利要求2或3所述的电路，其特征在于， 所述第二组正反馈电路包括第三正反馈电路和第四正反馈电路，其中， 所述第三正反馈电路包括第二PMOS晶体管，所述第二PMOS晶体管的漏极与所述第一NM0S晶体管的栅极相连接，所述第二 PM0S晶体管的源极与所述第一 PM0S晶体管的栅极相 连接；所述第四正反馈电路包括所述第二PM0S晶体管、第三PM0S晶体管、第四PMOS晶体 管，其中，所述第四PMOS晶体管的栅极与所述第一PMOS晶体管的栅极相连接，所述第四 PMOS晶体管的漏极与所述第三PMOS晶体管的源极相连接，所述第三PMOS晶体管的漏极和 栅极与所述第二PMOS晶体管的栅极连接在一起，并通过第二电流源接低电平；所述第二组辅助功能PMOS晶体管包括第五PMOS晶体管，其中，所述第五PMOS晶体管 的栅极与所述第四PMOS晶体管的漏极、所述第三PMOS晶体管的源极连接在一起，所述第五 PMOS晶体管的漏极与所述第四PMOS晶体管的源极相连接，所述第五PMOS晶体管的源极接 高电平。
6. 根据权利要求5所述的电路，其特征在于，当所述第一PMOS晶体管的栅极电压增大或减小时，所述第三正反馈电路中的所述第 二PMOS晶体管，用于进行正向放大以引起所述第一NMOS晶体管的栅极电压与所述第一 PMOS晶体管的栅极电压进行同向变化；当所述第一PMOS晶体管的栅极电压增大或减小时，所述第二正反馈电路中的所述第 四PMOS晶体管的漏极电压进行反向变化，引起所述第三PMOS晶体管的栅极电压与所述第 四PMOS晶体管的漏极电压的变化成同向变化，所述第二 PMOS晶体管的栅极电压与所述第 三PMOS晶体管的栅极电压的变化成同向变化，所述第二PMOS晶体管的漏极电压与所述第 二 PMOS晶体管的栅极电压的变化成反向变化，从而使得所述第一 NMOS晶体管与栅极电压 的变化与所述第一 PMOS晶体管的栅极电压成同向变化。
专利摘要本实用新型公开了一种推挽输出级驱动电路，用于驱动第一PMOS晶体管和第一NMOS晶体管交替打开，该电路包括第一组正反馈电路，用于使第一PMOS晶体管的栅极电压随着第一NMOS晶体管的栅极电压的变化进行同向变化，其中，第一组正反馈电路包括一条或多条正反馈电路，每一条正反馈电路包括一个或多个NMOS晶体管；第二组正反馈电路，用于使第一NMOS晶体管的栅极电压随着第一PMOS晶体管的栅极电压的变化进行同向变化，其中，第一组正反馈电路包括一条或多条正反馈电路，每一条正反馈电路包括一个或多个PMOS晶体管。根据本实用新型提供的技术方案，可以有效减小死区时间以避免信号失真。
文档编号H03K19/0185GK201509190SQ20092017890
公开日2010年6月16日 申请日期2009年9月16日 优先权日2009年9月16日
发明者周庆生, 林满院 申请人:中兴通讯股份有限公司