专利名称：用于模数转换器的前端采样技术的制作方法
技术领域：
本发明总体上涉及模数转换器(ADC)。更具体地，本发明提供改进的前端ADC流水 线式采样技术以适应高频模拟输入信号。
背景技术：
流水线式ADC常常用于生成模拟信号的多位数字表示。流水线式ADC的每一级分 解出整个多位数字表示中的一些位。通过组合流水线式ADC中的每一级的输出，形成了高 分辨率、多位表示。流水线式ADC级通常包括快闪式比较器和残差产生器。快闪式比较器生成ADC级 的输出位。残差产生器生成误差信号，其被传递至下一 ADC级以进一步改善模拟输入信号 的表示。为了保证ADC级的正确操作，快闪式比较器和残差产生器应当对模拟输入信号的 基本相同的采样进行操作。为了满足该需求，许多传统ADC级设计使用前端采样保持(S/H) 电路。其它的传统ADC级设计需要残差产生器和快闪式比较器的采样网络精确匹配。这两 种现有设计可能具有包括高噪声引入以及高功率需求的多个缺点或者它们可能耗尽残差 产生器的运算能力。总的说来，这两种设计可能限制可以由ADC级接收和处理的模拟输入 信号的频率范围。因此，需要一种避免对前端S/H电路的需求而同时仍然支持高频率模拟输入信号 的ADC级和采样技术。
附图对本发明进行了例示，并且与说明书相结合以进一步用来解释本发明的原理 以及使得相关领域的技术人员能够制造和使用本发明。图1是流水线式模数转换器(ADC)的简化框图。图2是流水线式ADC的ADC级的第一现有设计的简化框图。图3是流水线式ADC的ADC级的第二现有设计的简化框图。图4是避免了对前端S/H电路的需求的流水线式ADC级的现有设计的简化框图。图5例示了根据本发明一个方面的改进的无S/H ADC级设计的简化框图。图6提供了例示根据本发明一个方面的在ADC流水线的第一级中接收和处理模拟 输入信号的方法的流程图。
具体实施例方式本发明的实施例提供了一种向快闪式比较器提供连续时间输入信号以用于采样 的流水线式ADC前端采样结构。通过向快闪式比较器提供连续时间输入信号，因而传输表 示所采样输入的DC电荷至快闪式比较器的需求不会引入延迟。由于残差产生器和快闪式 比较器在高频率输入信号上操作时的高带宽响应需求，避免了残差产生器和快闪式比较器中采样网络的匹配。在初始阶段，将并行比较器的输入电容器预充电至适当的基准电压。在采集阶段， 将模拟输入信号直接施加给预充电的电容器。针对特定比较器而由基准电压所偏置的模拟 输入信号接着被提供给比较器的再生节点并且在此被采样。所偏置的模拟输入信号到比较 器的传播远快于现有设计所需的传输表示所采样输入信号的DC电荷所需的时间。因此，改 进的无S/H结构能够适应增长的采样率并且因而适应更高的带宽输入信号。图1是流水线式模数转换器(ADC)IOO的简化框图。如图所示，流水线式ADC 100 包括接收和处理模拟输入信号104的级102-1至102-N。流水线式ADC 100生成所接收的 模拟输入信号104的多位数字表示。每一级102生成(contributes)由流水线式ADC 100 所生成的模拟输入信号104的整个多位表示的一些位(例如，1至3位)。通过连接每一级 102分解出的位，形成模拟输入信号104的整个多位表示。每个连续的流水线级102-1至 102-N提高了由前一级102提供的分辨率级别。例如，级102-1可以输出将用于数字地表示 模拟输入信号104的最高有效位(MSB) 106-1中的η位。因此，级102-2可以输出下一 MSB 106-2中的η位而最后一级102-Ν可以输出将用于数字地表示模拟输入信号104的最低有 效位(LSB)106-N中的η位。前N-I级102中的每一个包括粗量化器和残差产生器。级102的粗量化器以相对 低的分辨率106输出所接收的输入信号的数字表示-即，仅仅几位的表示。例如，每一级 102的分辨率可以是3位的分辨率。每一级102的残差产生器接收粗量化器的输出并且产 生被传递至下一级102以进行处理的误差信号或残差信号。下一级102随后改善由前一级 102所产生的模拟输入信号104的表示。图2是流水线式ADC的ADC级200的简化框图。例如，图2所示的ADC级200可 以是图1所述的第一级102-1。ADC级200可以接收模拟输入信号104并且可以耦合至流 水线式ADC 100的下一级-例如，ADC级200可以连接至图1所示的下一 ADC级102-2。ADC级200包括粗量化器202和残差产生器204。粗量化器包括采样保持(S/H) 电路206和快闪式比较器208。残差产生器204包括S/H电路210、数模转换器(DAC) 212、 加法器214和放大器216。残差产生器204常常被称为乘法DAC或MDAC。模拟输入信号104为连续时间输入信号。S/H电路206对模拟输入信号104进行 采样并以DC值保持信号。模拟输入信号104的保持值接着被提供给快闪式比较器208。快 闪式比较器208对模拟输入信号104的保持值进行操作并且生成所采样的模拟输入信号 104的数字表示218来作为输出(即，η位表示)。快闪式比较器208可以包括多个比较器 并且可以被看作是快闪式比较器组。快闪式比较器208所生成的输出被提供给DAC 212。DAC 212基于快闪式比较器 208所提供的数字表示生成模拟信号。实质上，DAC212基于快闪式比较器208所生成的模 拟输入信号104的数字表示218而再生所保持的模拟输入信号104。S/H电路210与S/H电路206的操作相似。具体地，S/H电路对模拟输入信号104 进行采样并以DC值保持信号。所采样的模拟输入信号104的保持值接着被提供给加法器 214。加法器214比较S/H电路210输出的所采样的模拟输入信号104的保持值和DAC 212 的输出。作为两个信号之间比较的结果，生成误差信号并且传递其至放大器216。放大器 216具有增益G并且放大残差信号以及提供其至下一流水线级以用于进一步的处理。
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残差产生器确定模拟输入信号104的采样版本(即，S/H电路210的输出)和由 粗量化器202数字表示的模拟信号之间的差别。由于粗量化器202以低分辨率生成模拟信 号104的数字表示，所以根据数字表示所生成的模拟信号可能与由S/H电路210输出的所 保持的模拟信号不同。因此，两个信号之间的差别被认为是残差信号，其表示所保持的模拟 输入信号104的真实值和模拟输入信号104的保持值的低分辨率估计之间的差别。通过放 大器216放大该残差信号并且传递其至下一级以改善模拟输入信号104的估计的分辨率。图2所述的ADC级200的设计可能具有多个问题。可能最显著的是，ADC级200需 要S/H电路206与S/H电路210完全同时地对模拟信号输入104进行采样。如果模拟输入 信号104的采样不同时发生，那么将会出现采样误差。即，S/H电路206输出的模拟输入信 号104的采样保持版本将不会与S/H电路210输出的模拟输入信号104的采样保持版本基 本匹配。当出现采样误差时，提供给下一级的残差信号将表示两个对比信号之间的不必要 的较大差别，其可能影响所产生的模拟输入信号104的数字表示的整体精确度。随着输入 模拟信号104频率的增加，保证S/H电路206和S/H电路210将完全同时地对模拟输入信 号104进行采样变得更加困难和具有挑战性。因此，图2所述的ADC级200的设计对于高 频率输入信号而言可能表现不佳。图3是ADC级300的简化框图。ADC级300是流水线式ADC的第一级ADC。ADC级 300与ADC级200相似但包括S/H电路302。S/H电路302耦合至模拟输入信号104。S/H 电路的输出被提供给粗量化器202和残差产生器204 二者。S/H电路302对模拟输入信号104进行采样并且提供相同的稳定电压值给粗量化 器202和残差产生器204。由于向粗量化器202和残差产生器204提供了所采样的模拟输 入信号104的完全相同的保持值，所以减少了采样误差的可能性。作为结果，ADC级300与 ADC级200相比通常可以处理更高频率的输入信号。然而，S/H电路302的引入可能具有明显的缺点。首先，由于S/H电路302耦合至 信号链的前端，所以S/H电路302需要以其所耦合的整个流水线式ADC的全分辨率来操作。 因此，S/H电路302的性能要求非常严格。其次，S/H电路302的线性度限制决定了整个流 水线式ADC的线性度。而且，S/H电路302具有较高的操作功率需求。最后，S/H电路302 在流水线式ADC中引入了大量的噪声。出于至少这些理由，已经在寻找ADC级300的替代 方案。图4是避免对前端S/H电路的需求的流水线式ADC级400的现有设计的简化框图。 ADC级400类似于美国专利63964 所公开的流水线式ADC级，该专利在此通过对其引用而 被全文并入。如图所示，ADC级400包括输入缓冲放大器402、MDAC放大器404和快闪式比较器 406。为简单起见，仅仅例示了单个快闪式比较器406。实际上，N个快闪式比较器并行地耦 合在一起，其中Iog2N表示ADC级400的位分辨率。通过虚线显示了到下一快闪式比较器 的并联。ADC级400被示为接收和处理差分模拟输入信号408的差动ADC级。电容器410耦合至MDAC放大器404的第一差分输入而电容器412耦合至MDAC放 大器404的第二差分输入。MDAC放大器的差分输入通过开关414耦合在一起。第一和第二 电容器410和412以及开关414可以共同地被视为MDAC放大器404的采样结构或网络。
快闪式比较器406的采样结构与MDAC放大器404的采样结构相仿。具体地，电容 器416耦合至快闪式比较器406的第一差分输入而电容器418耦合至快闪式比较器406的 第二差分输入。开关420耦合在快闪式比较器406的第一输入和第二输入之间。电容器422通过开关似6耦合至基准电压424。电容器422还耦合至快闪式比较 器406的第一差分输入。电容器4 通过开关432耦合至基准电压430。电容器4 还耦 合至快闪式比较器406的第二差分输入。开关434耦合至电容器422与开关似6之间的第 一节点以及电容器4 与开关432之间的第二节点。开关436耦合在电容器416和电容器 418之间。通过第一时钟A控制开关414、420、似6和432。通过第二时钟B控制开关4；34和 436。时钟A和B是无重叠、互补时钟信号。与耦合至快闪式比较器406的采样结构相匹 配的采样结构耦合至ADC级400中包含的每个快闪式比较器。具体地，包含开关420、434、 436,426和432、电容器416、418、422和428以及基准电压似4和430的结构耦合至ADC级 400的每个快闪式比较器的输入。除了每个快闪式比较器的电压比较操作所需的对基准电 压似4和430的值的改变之外，每个快闪式比较器使用相同的采样结构。如前所述，快闪式比较器406的采样结构与MDAC放大器404的采样结构相仿。两 个采样结构被设计为相互匹配以保证MDAC放大器404和快闪式比较器406 二者基本同时 地对模拟输入信号408进行采样。具体地，在ADC级400操作的第一阶段期间，由时钟A控 制的开关(开关414、420、似6和432)闭合而由时钟B控制的开关034和436)断开。作 为结果，模拟输入信号408的采样被存储在MDAC放大器404的输入电容器410和412以及 快闪式比较器406的输入电容器416和418中。基准电压似4和430也分别被存储在快闪 式比较器406的外部输入电容器422和428中。通过匹配电容器410和412与电容器416和418以及使用相同的时钟信号控制每 个电容器中存储的电荷，ADC级400可以更好地保证被提供给MDAC放大器404的模拟输入 信号408的采样将基本上与被提供给快闪式比较器406的模拟输入信号408的采样相匹 配。一旦模拟输入信号408的采样被存储在快闪式比较器的内部电容器416和418 中，则在ADC级400操作的第二阶段期间将采样值传输给快闪式比较器406。具体地，在第 二阶段期间，由时钟B控制的开关(开关434和436)闭合而由时钟A控制的开关(开关 414、420、似6和432)断开。作为结果，快闪式比较器406的输入电容器416和418中存储 的采样电压的缩放版本被提供给包含快闪式比较器406的内部电路部件。实际上，输入电 容器416和418中存储的电荷被传输至快闪式比较器406以用于处理。同时，MDAC放大器 的输入电容器410和412中存储的采样电压被提供给包含MDAC放大器404的内部电路部 件。通过要求快闪式比较器406的采样网络基本上匹配MDAC放大器404的采样网络， 在ADC级400的操作期间减少了采样误差。具体地，用于对快闪式比较器406和MDAC放大 器404的输入端处的模拟输入信号408进行采样的信号通道和部件相同。快闪式比较器406和MDAC放大器404的相匹配的采样网络引入了一些操作障碍。 例如，到操作的第二阶段结束时，必须在快闪式比较器406的内部发生多个操作来适应在 时钟A控制的开关闭合时开始的下一个采样周期。具体地，在第二阶段期间(或者在时钟B的半个时钟周期内)1.快闪式比较器406的内部电容器416和418以及外部输入电容器422和似8中 存储的电荷必须被传输给快闪式比较器406的内部电路。2.在这些输入被提供给快闪式比较器406之后，快闪式比较器406必须锁存/处 理这些输入并且输出判决。3.快闪式比较器406的输出必须接着被提供给MDAC放大器404以用于残差信号 的产生。4. MDAC放大器404必须使用快闪式比较器406的输出来产生和放大残差信号并且 提供该误差信号给下一个ADC级。步骤1-传输快闪式比较器406的内部电容器416和418以及外部电容器422和 4 中存储的电荷-可能在上述设计中引入明显的延迟。传输该电荷的延迟可能大约为300 至400ps。对于125Msamples/s(兆采样/秒)的较低采样率，这样的延迟是可容忍的。对 于较高的采样率(例如，500Msamples/s)，由于在下一个采样周期开始之前提供给MDAC放 大器404的用来接收快闪式比较器406的输出并对其进行操作的时间太短，所以这样的延 迟是不相适应的。具体地，由于需要MDAC放大器404在少于大约700ns的时间内产生和放 大残差信号，其耗尽了 MDAC放大器404的运算能力。在MDAC放大器404的设计和功率需求 没有明显改变的情况下，该需求可能很难被满足。因此，需要适应高频输入信号(并且因此 适应高采样频率)而同时没有由ADC级400的匹配采样网络设计所引入的障碍的前端ADC 级的设计。图5例示了根据本发明一个方面的改进的无S/H ADC级500设计的简化框图。如 图所示，ADC级500可以包括输入缓冲放大器504、MDAC放大器506和快闪式比较器508。 为简单起见，仅仅例示了单个快闪式比较器508。实际上，N个快闪式比较器并行地耦合在 一起，其中Iog2N表示ADC级500的位分辨率。通过虚线显示了到下一快闪式比较器的并 联。ADC级500被示为接收和处理差分模拟输入信号502的差动ADC级。电容器510耦合至MDAC放大器506的第一差分输入而电容器512耦合至MDAC放 大器506的第二差分输入。MDAC放大器506的差分输入通过开关514耦合在一起。电容器 510耦合至模拟输入信号502的第一分量。电容器512耦合至模拟输入信号502的第二分 量。可以打开和关闭输入缓冲器504以将模拟输入信号502耦合至MDAC506和快闪式比较 器508。替代地，开关可以用来将MDAC 506和快闪式比较器508与模拟输入信号进行耦合 和去耦合。第一电容器和第二电容器510和512以及开关514可以共同地被视为MDAC放 大器506的采样结构。电容器516耦合至快闪式比较器508的第一差分输入而电容器518耦合至快闪式 比较器508的第二差分输入。开关520耦合在快闪式比较器508的第一输入和第二输入之 间。电容器516通过开关522耦合至基准电压526。电容器518通过开关5M耦合至 基准电压528。电容器516还耦合至模拟输入信号502的第一分量。类似地，电容器518耦 合至模拟输入信号502的第二分量。通过第一时钟A控制开关520、522和524。通过第二时钟B控制开关514。还通 过第二时钟B控制快闪式比较器508的操作。具体地，时钟B确定快闪式比较器何时锁存输入并且产生输出或判决。时钟A和B是无重叠时钟。ADC级500可以按照第一阶段(初始或预充电阶段)和第二阶段(采集阶段)来 操作。初始阶段对应于时钟A的半个时钟周期-即，时钟A激活开关520、522和524的时 间段。采集阶段可以对应于时钟B的半个时钟周期-即，时钟B激活开关514的时间段。操 作的第一和第二阶段可以被共同地视为对应于时钟A或B的一整个时钟周期。在ADC级500操作的第一阶段期间，由时钟A控制的开关(开关520、522和524) 可以闭合而由时钟B控制的开关(开关514)可以断开。作为结果，基准电压5 和5 分 别对快闪式比较器508的输入电容器516和518进行充电。在预充电阶段期间，缓冲器504 并不驱动MDAC 506或快闪式比较器508。即，在预充电阶段期间，或者通过关闭缓冲器504 或者使用一个或更多个开关来将模拟输入信号502与信号通道去耦合，模拟输入信号502 不耦合至MDAC 506或快闪式比较器508的输入。例如，开关可以位于缓冲器504和MDAC 506之间的信号通道以及缓冲器504和快闪式比较器508之间的信号通道中，以将模拟输入 信号502与ADC级500的部件进行耦合/去耦合。在采集阶段期间，由时钟B控制的开关(开关514)可以闭合而由时钟A控制的开 关(开关520、522和524)可以断开。因此，模拟输入信号502的缩放版本被提供给快闪式 比较器508的输入电容器516和518。具体地，由于输入电容器516和518分别被预充电至 适当的基准偏置电压5 和528，因此作为连续时间信号的模拟输入信号502的缩放版本被 提供给快闪式比较器508的再生节点。实质上，由电容器516中存储的电压所缩放的模拟输入信号502的第一差分分量 被提供给快闪式比较器508的第一差分输入。类似地，由电容器508中存储的电压所缩放 的模拟输入信号502的第二差分分量被提供给快闪式比较器508的第二差分输入。与图4所述的ADC级400相比，ADC级500将模拟输入信号502的缩放版本作为 连续时间信号提供给快闪式比较器508。该缩放的连续时间信号比DC电荷快得多地传播至 快闪式比较器508的输入，从而减少快闪式比较器508的响应时间。更具体地，由ADC级400中所需的DC电荷的传输而导致的延迟没有被引入。替代 地，在ADC级500中，在操作的第二阶段开始的时候，时钟B可以锁存快闪式比较器508的 输入并且与采集阶段的开始基本同时地产生输出或判决。作为结果，与ADC级400相比，快 闪式比较器508的输出被更快地提供给ADC级500的残差产生器。这为MDAC放大器506 提供了更多的时间来接收快闪式比较器508的输出并对其进行操作。进而，相对于ADC级 400所能处理的输入信号而言，ADC级500可以对更高频率的模拟输入信号502进行采样和 处理。同样在采集阶段期间，MDAC 506耦合至模拟输入信号502。具体地，模拟输入信号 502的第一分量对电容器510进行充电而同时模拟输入信号502的第二分量对电容器512 进行充电。所存储的电荷接着被传输至MDAC 506以让MDAC 506对所存储的值进行操作。 即，MDAC 506使用所存储的电荷连同快闪式比较器508的输出来产生到下一级ADC的残差信号。为了适应非常高频率的模拟输入信号502，ADC级500可以被设计为包括具有非常 高的响应带宽并且因此具有非常低的时间常数或响应时间的MDAC放大器506和快闪式比 较器508。特别是，可以让MDAC放大器506的带宽和快闪式比较器508的带宽中的每一个足够大，以使每个分量之间的采样定时失配可以被忽略。例如，快闪式比较器508可以具有 对残差产生器的带宽的一阶近似的带宽。因此，在具有大输入带宽的残差产生器和快闪式 比较器508的情况下，MDAC506和快闪式比较器508的采样网络所引入的延迟中的变量非 常小并且因此引入可以忽略的采样误差。ADC级500可以用来作为流水线式ADC中的任何级。而且，ADC级500可以包括提 供期望的位分辨率所需的任意数量的并行快闪式比较器508单元。ADC级500的开关可以 实现为晶体管。例如，可以使用η型金属-氧化物半导体晶体管(NM0S晶体管)或ρ型金 属-氧化物半导体晶体管(PM0S晶体管)来实现图5所示的开关。此外，ADC级500被示 为适应差分模拟输入信号，但相关领域的普通技术人员将认识到其可以被实现为处理单端 模拟输入信号。通过对快闪式比较器508的输入电容器进行预充电，ADC级500使得由适当的基 准电压所缩放的高频连续时间信号能够被施加给快闪式比较器508。由于高频连续时间信 号被施加给快闪式比较器508，因而快闪式比较器508可以接收输入并对其进行操作，从而 与ADC级400设计中来自电容器的DC电荷必须被传输至快闪式比较器508相比更快地产 生输出。ADC级500的快闪式比较器508可以被设计为具有适应模拟输入信号的传播的高 模拟带宽。作为结果，消除了等待通过快闪式比较器508传播DC电荷所导致的延迟。这允 许MDAC 506更快地接收快闪式比较器508的输出并且因此为MDAC 506提供更多的时间来 处理快闪式比较器508输出以及产生和放大其自己的输出。进而，利用ADC级500的设计， 可以适应更高频率的模拟输入信号并且因此适应更高的采样率。图6提供了例示根据本发明一个方面的在ADC流水线的第一级中接收和处理模拟 输入信号的方法600的流程图。例如，可以使用图5所述的ADC级500来执行方法600。在步骤602，第一时钟激活耦合至快闪式比较器的差分输入的第一开关。第一时钟 还激活耦合在第一基准电压和快闪式比较器的第一差分输入之间的第二开关。最后，激活 耦合在第二基准电压和快闪式比较器的第二差分输入之间的第三开关。在步骤602，第二时 钟去激活耦合在MDAC的差分输入之间的第四开关。在步骤604，第一、第二和第三开关的激活导致第一基准电压被存储在快闪式比较 器的第一输入电容器中。第一、第二和第三开关的激活还导致第二基准电压被存储在快闪 式比较器的第二输入电容器中。步骤602和604可以被认为是方法600的操作的预充电阶段。在步骤606，第一时钟去激活第一、第二和第三开关。同样在步骤606，第二时钟激 活耦合在MDAC的差分输入之间的第四开关。在步骤608，去激活的第一开关将快闪式比较器的第一差分输入从快闪式比较器 的第二差分输入去耦合。去激活的第二开关将第一基准电压从快闪式比较器的第一输入电 容器去耦合。而且，去激活的第三开关将第二基准电压从第二输入电容器去耦合。如上所 述，第四开关耦合MDAC的第一差分输入和MDAC的第二差分输入并且还耦合MDAC的第一输 入电容器和MDAC的第二输入电容器。在步骤610，连续时间模拟输入信号被施加给快闪式比较器的输入和MDAC的输 入。由于第四开关被激活，模拟输入信号的第一差分分量被存储在MDAC的第一输入电容器 中，而模拟输入信号的第二差分分量被存储在MDAC的第二输入电容器中。连续时间模拟输入信号在由快闪式比较器的第一和第二电容器中存储的已存储基准电压缩放之后被施加 给快闪式比较器的输入。具体地，由第一已存储基准电压偏置的模拟输入信号的第一差分 分量被施加给快闪式比较器的第一差分输入。类似地，由第二已存储基准电压偏置的模拟 输入信号的第二差分分量被施加给快闪式比较器的第二差分输入。第二时钟可以用来基于施加给快闪式比较器的输入而锁存快闪式比较器的输出。 即，可以触发快闪式比较器以对施加给快闪式比较器的差分模拟输入信号进行操作来输出 可以传递至MDAC以用于进一步处理的判决。上述的方法600被扩展为覆盖一个或更多个快闪式比较器与MDAC之间的交互。 而且，可以同时或基本同时地执行方法600的一个或更多个步骤。步骤602和604可以出 现在可重复的采样周期的第一部分中，而步骤606、608和610可以出现在可重复的采样周 期的第二部分中。具体地，采样周期的上半部分可以与第一时钟周期的上半部分对齐，而采 样周期的下半部分可以与第二时钟周期的下半部分对齐，其中第一时钟和第二时钟为无重 叠、互补时钟。在步骤610结束时，下一采样周期可以开始-即，方法600可以从步骤602 到610的循环步进以完成模拟输入信号的多个采样的采样和处理。结束语尽管上面已经描述了本发明的各种实施例，但应当理解是以示例而非限制的方式 来显示它们。对于所属技术领域的普通技术人员而言清楚的是，在不脱离本发明的实质和 范围的情况下，可以对其中的形式和细节做出各种改变。因此，应当仅根据所附的权利要求 及其等同方案来限定本发明。
权利要求
1.一种流水线式模数转换器(ADC)中的前端ADC级，包括 乘法数模转换器(MDAC)，所述MDAC包括第一差分输入； 第二差分输入；耦合在第一差分输入和第二差分输入之间的第一开关；耦合至第一开关、模拟输入信号的第一差分分量的第一输入电容器；以及耦合至第一开关、模拟输入信号的第二差分分量的第二输入电容器；以及快闪式比较器，所述快闪式比较器包括第三差分输入；第四差分输入；耦合在第三差分输入和第四差分输入之间的第二开关； 耦合至第二开关和所述模拟输入信号的第一差分分量的第三输入电容器； 耦合至第二开关和模拟输入信号的第二差分分量的第四输入电容器； 耦合至第一基准电压和第三输入电容器的第三开关；以及耦合至第二基准电压和第四输入电容器的第四开关，其中所述快闪式比较器的输出耦 合至所述MDAC。
2.如权利要求1所述的前端ADC级，其中第一时钟信号控制第二开关、第三开关和第四 开关，第二时钟信号控制第一开关。
3.如权利要求2所述的前端ADC级，其中第一时钟信号和第二时钟信号为无重叠、互补 时钟。
4.如权利要求2所述的前端ADC级，其中第二时钟信号控制所述快闪式比较器的锁存。
5.如权利要求1所述的前端ADC级，其中所述快闪式比较器的带宽一阶近似于所述 MDAC的带宽。
6.如权利要求1所述的前端ADC级，其中在所述快闪式比较器内的再生节点处将所述 模拟输入信号采样为连续时间信号。
7.如权利要求1所述的前端ADC级，其中第一开关在第二时钟信号的上半周期期间断开而在第二时钟信号的下半周期期间闭 合；以及第二开关、第三开关和第四开关在第一时钟信号的上半周期期间闭合而在第一时钟信 号的下半周期期间断开。
8.如权利要求7所述的前端ADC级，其中在第一时钟信号的上半周期期间，第一基准电 压存储在第三输入电容器中，第二基准电压存储在第四输入电容器中。
9.如权利要求8所述的前端ADC级，其中在第二时钟信号的下半周期期间，模拟输入信 号的第一分量的缩放版本被施加给第三差分输入，模拟输入信号的第二分量的缩放版本被 施加给第四差分输入。
10.如权利要求9所述的前端ADC级，其中在第二时钟信号的下半周期期间，在所述快 闪式比较器的再生节点处对模拟输入信号的第一分量和第二分量的缩放版本进行采样。
11.如权利要求10所述的前端ADC级，其中所述模拟输入信号的第一分量和第二分量 的缩放版本中的每一个为连续时间信号。
12.一种在流水线式模数转换器(ADC)中的前端ADC级内对模拟输入信号进行采样的 方法，包括在第一阶段期间激活被耦合在快闪式比较器的第一差分输入和第二差分输入之间的第一开关；激活被耦合在第一基准电压和所述快闪式比较器的第一差分输入之间的第二开关，以 将耦合在第二开关和所述快闪式比较器的第一差分输入之间的第一输入电容器充电至第 一基准电压；以及激活被耦合在第二基准电压和所述快闪式比较器的第二差分输入之间的第三开关以 将耦合在第三开关和所述快闪式比较器的第二差分输入之间的第二输入电容器充电至第 二基准电压；在第二阶段期间去激活第一开关、第二开关和第三开关；激活被耦合在乘法数模转换器(MDAC)的第一差分输入和第二差分输入之间的第四开 关；以及将差分模拟输入信号作为连续时间信号提供给所述快闪式比较器的差分输入。
13.如权利要求12所述的方法，进一步包括，在第二阶段期间，锁存快闪式比较器以在 快闪式比较器内的再生节点处对所述差分模拟输入信号进行采样。
14.如权利要求12所述的方法，其中激活第四开关进一步包括在所述MDAC的第一输入 电容器上对所述差分模拟输入信号的第一分量进行采样并且在所述MDAC的第二输入电容 器上对所述差分模拟输入信号的第二分量进行采样。
15.如权利要求12所述的方法，进一步包括，在第二阶段期间，产生快闪式比较器输出 并且将所述快闪式比较器输出提供给所述MDAC。
16.一种在流水线式模数转换器(ADC)中的前端ADC级内对模拟输入信号进行采样的 方法，包括在第一阶段期间对快闪式比较器的基准电容器进行预充电；在第二阶段期间使用耦合至乘法数模转换器(MDAC)的差分输入的采样网络对差分模 拟输入信号进行采样；以及在第二阶段期间于快闪式比较器内的再生节点处将所述差分模拟输入信号采样为连 续时间信号。
17.如权利要求16所述的方法，其中预充电包括将所述快闪式比较器的第一基准电容器耦合至第一基准电压；将所述快闪式比较器的第二基准电容器耦合至第二基准电压。
18.如权利要求17所述的方法，其中将所述差分模拟输入信号采样为连续时间信号包括将由第一基准电压缩放的所述差分模拟输入信号的第一分量提供给所述快闪式比较 器内的再生节点；以及将由第二基准电压缩放的所述差分模拟输入信号的第二分量提供给所述快闪式比较 器内的再生节点。
19.一种流水线式模数转换器(ADC)中的前端ADC级，包括具有第一差分输入和第二差分输入的MDAC ；第一对采样电容器，第一采样电容器耦合至第一差分输入，第二采样电容器耦合至第 二差分输入；具有第三差分输入和第四差分输入的快闪式比较器；第二对采样电容器，第三采样电容器耦合至第三差分输入，第四采样电容器耦合至第 四差分输入；第一开关控制，交替地耦合第一基准电压和差分模拟输入信号的第一分量之间的第三 采样电容器，以及交替地耦合第二基准电压和所述差分模拟输入信号的第二分量之间的第 四采样电容器；以及第二开关控制，交替地将第一采样电容器和第二采样电容器与所述差分模拟输入信号 进行耦合和去耦合，其中当第二对采样电容器耦合至第一基准电压和第二基准电压时第一对采样电容器从所 述差分模拟输入信号去耦合；以及当第二对采样电容器耦合至所述差分模拟输入信号时第一对采样电容器耦合至所述 差分模拟输入信号。
全文摘要
本发明的实施例提供了一种向快闪式比较器提供连续时间输入信号以用于采样的流水线式ADC前端采样结构。通过向快闪式比较器提供连续时间输入信号，因而传输表示所采样输入的DC电荷至快闪式比较器的需求不会引入延迟。由于残差产生器和快闪式比较器对高频率输入信号操作时的高带宽响应需求，避免了残差产生器和快闪式比较器中采样网络的匹配。
文档编号H03M1/12GK102067454SQ200980122894
公开日2011年5月18日 申请日期2009年5月11日 优先权日2008年5月20日
发明者F·默登, M·伊利亚特 申请人:美国亚德诺半导体公司