预充电的逻辑中的错误检测的制作方法

专利名称：预充电的逻辑中的错误检测的制作方法
技术领域：
本发明涉及预充电的逻辑领域，举例来说诸如多米诺骨牌(domino)逻辑。更具体 地，本发明涉及这种预充电的逻辑内的错误检测。
背景技术：
提供在其中响应于输入信号的组合而使预充电的节点被放电的多米诺骨牌逻辑 是已知的。这些节点生成继续控制其他节点的放电的信号。多米诺骨牌逻辑最近已变得没 有那么广泛地被使用，这归因于各种因素，包括与更好地适合于与多米诺骨牌逻辑设计不 同的逻辑设计的设计自动化的持续改进结合的处理技术的快速进步。虽然多米诺骨牌逻辑 本质上非常适合于高速操作，但与标准的CMOS逻辑相比这种优势已经减小。然而，主要是 基本的设计复杂度以及健壮性和速度之间必需的折中使得多米诺骨牌逻辑难以在小的工 艺几何(processgeometries)中使用。特别地，噪声、电荷共享(charge-sharing)、泄漏以 及易变性(所有这些趋向于在越小的工艺几何中变得越显著)结合在一起使得多米诺骨牌 逻辑难以实际用于小的工艺几何中。特别地，错误可能通过诸如延迟(上升)信号、触发多 米诺骨牌节点不正确放电的噪声、被不恰当地选择或者控制的保持器强度和/或被不正确 地控制或者调整的预充电设置等原因而出现。

发明内容
从一个方面来看，本发明提供了具有至少一个处理级的集成电路，该处理级包括 推测节点；检验器节点；预充电电路，所述预充电电路被耦合到所述推测节点及所述检验 器节点以预充电所述推测节点及预充电所述检验器节点；逻辑电路，所述逻辑电路响应一 个或多个输入信号以根据所述一个或多个输入信号的值来提供放电路径；评估控制电路， 所述评估控制电路响应至少一个评估控制信号以根据所述一个或多个输入信号将所述推 测节点耦合到所述逻辑电路以通过所述放电路径使所述推测节点放电并且随后根据所述 一个或多个输入信号将所述检验器节点耦合到所述逻辑电路以通过所述放电路径使所述 检验器节点放电；以及错误检测电路，所述错误检测电路被耦合到所述推测节点及所述检 验器节点以在有下列情况中的任何一项时检测错误(i)所述推测节点被放电并且所述检 验器节点未被放电；(ii)所述推测节点未被放电并且所述检验器节点被放电；以及(iii) 所述推测节点被部分地放电。本技术提供包括诸如多米诺骨牌逻辑的预充电的逻辑的集成电路，其具有内置的 错误检测电路。所述错误检测电路能够检测延迟放电和部分放电。当错误被检测到时，可 以使用各种不同的响应和/或策略。同时将被理解的是上述技术适合于用于预充电的逻辑的各种不同形式，尤其适 合于用在包括以一起提供多米诺骨牌逻辑电路这种方式形成的多个处理级的集成电路中。在这种多米诺骨牌逻辑电路内，所述多米诺骨牌逻辑电路的第一处理级的推测节 点的信号值作为输入信号被提供给所述多米诺骨牌逻辑电路的第二处理级的逻辑电路。
所述评估控制信号或者所述多个评估控制信号可以采用各种不同的形式。在一些 实施例中，所述评估控制信号包括推测时钟信号以及检验器时钟信号，该推测时钟信号控 制所述推测节点到逻辑电路的耦合，该检验器时钟信号控制所述检验器节点到所述逻辑电 路的耦合。多个时钟之间具有预先确定的关系的那些时钟的规定(provision)可以相对方 便地被提供并且可以从设计和验证的角度被很好地理解。在一些实施例中，推测时钟信号中到使所述推测节点从所述逻辑电路去耦的推测 时钟信号值的跃迁(transition)也可以用来触发所述检验器时钟信号中到使所述检验器 节点耦合到所述逻辑电路的检验器时钟信号值的跃迁。以这种方式，可以确保所述推测时 钟信号和所述检验器时钟信号的相对相位。在其他实施例中，检验器时钟信号中到使所述检验器节点从逻辑电路去耦的检验 器时钟信号值的跃迁可以是自定时的。在另外的实施例中，所述推测时钟信号和所述检验器时钟信号可以是四相时钟方 案(scheme)的一部分。这种四相时钟方案提供用于控制与所述推测节点的动作有关的所 述检验器节点的动作的方便的方式。本发明提供的错误检测电路能够响应各种不同类型的错误。当所述错误检测电路 检测到所述推测节点未被放电并且所述检验器节点被放电时，这指示由于到所述逻辑电路 的一个或多个输入信号中的延迟变化而引起的错误。当所述错误检测电路检测到所述推测节点被放电并且所述检验器节点未被放电 时，这指示由于引发所述推测节点不正确放电的噪声而引起的错误。所述错误检测电路对亚稳性的检测指示所述推测节点的延迟放电或者部分放电。同时有可能的是所述错误检测电路可以被用于标记错误的发生，也有可能提供一 种形式的闭环控制，其中响应于所述错误检测电路对错误的检测而调整所述处理级的操 作。在一些实施例中，通过增加所述预充电电压或者通过增加所述推测节点的有效容 量，所述错误检测电路对错误的检测增加了预充电的幅度。增加所述预充电可能减慢操作 并且增加能量消耗，但是其将趋向于使操作更健壮。附加地或者可替代地，被耦合到所述推测节点并且被配置为将所述推测节点维持 在其预充电状态直到通过所述放电路径被放电压倒(overwhelm)的保持器电路可以被控 制以响应于错误的检测以便增加所述保持器电路的电导率并且因此更有力地将所述推测 节点维持在所述预充电状态。所述保持器电路的这种控制可以使操作对错误更具有健壮 性，但是将趋向于减慢操作。上述闭环控制技术是有用的，在于可以以产生可靠的且健壮的操作而没有浪费的 过度余量(excessive margining)的方式将操作中的参数调整为适合单个的电路及其当前 的操作参数/环境。所述评估控制线路可以采用各种不同的形式。简单的形式包括响应于所述推测时 钟信号而选择性地将所述推测节点耦合到所述逻辑电路的推测节点评估门。以类似的方 式，响应于所述检验器时钟信号的检验器节点评估门可以被用于选择性地将所述检验器节 点耦合到所述逻辑电路。从另一个方面来看，本发明提供了具有至少一个处理级的集成电路，该处理级包括推测节点装置；检验器节点装置；耦合到所述推测节点装置及所述检验器节点装置的 预充电装置，所述预充电装置用于预充电所述推测节点装置以及用于预充电所述检验器节 点装置；响应一个或多个输入信号的逻辑装置，所述逻辑装置用于根据所述一个或多个输 入信号的值来提供放电路径；响应至少一个评估控制信号的评估控制装置，所述评估控制 装置用于根据所述一个或多个输入信号将所述推测节点装置耦合到所述逻辑装置以通过 所述放电路径使所述推测节点装置放电并且随后根据所述一个或多个输入信号将所述检 验器节点装置耦合到所述逻辑装置以通过所述放电路径使所述检验器节点装置放电；以 及耦合到所述推测节点装置及所述检验器节点装置的错误检测装置，当有下列情况中的任 何一项时所述错误检测装置检测错误(i)所述推测节点被放电并且所述检验节点未被放 电；(ii)所述推测节点未被放电并且所述检验节点被放电；以及(iii)所述推测节点被部 分地放电。从另外的角度来看，本发明提供了操作集成电路的方法，所述方法包括下列步骤 预充电推测节点；预充电检验器节点；根据所述一个或多个输入信号的值来提供放电路 径；响应于至少一个评估控制信号，根据所述一个或多个输入信号将要被放电的所述推测 节点耦合到所述放电路径并且随后根据所述一个或多个输入信号将要被放电的所述检验 器节点耦合到所述放电路径；以及当有下列情况中的任何一项时，检测错误(i)所述推测 节点被放电并且所述检验节点未被放电；(ii)所述推测节点未被放电并且所述检验节点 被放电；以及(iii)所述推测节点被部分地放电。本发明的补充方面提供了具有至少一个处理级的集成电路，该处理级包括推测 节点；输出节点；预充电电路，所述预充电电路被耦合到所述推测节点以预充电所述推测 节点；逻辑电路，所述逻辑电路响应于一个或多个输入信号以根据所述一个或多个输入信 号的值来提供第一放电路径；响应于一个或多个补充输入信号的补充逻辑电路，所述一个 或多个补充输入信号是所述一个或多个输入信号的补充，所述补充逻辑电路根据所述一个 或多个补充输入信号提供第二放电路径，以便提供所述第一放电路径的所述一个或多个输 入信号的组合不提供所述第二放电路径并且不提供所述第一放电路径的所述一个或多个 输入信号的组合提供所述第二放电路径；评估控制电路，所述评估控制电路响应至少一个 评估控制信号以根据所述一个或多个输入信号将所述推测节点耦合到所述逻辑电路以通 过所述第一放电路径使所述推测节点放电；反相电路，所述反相电路被耦合到所述推测节 点并且如果所述推测节点被放电，则所述反向电路被配置为使所述输出节点充电；其中在 所述推测节点耦合到所述逻辑电路之后，所述评估电路根据所述一个或多个补充输入信号 将所述输出节点耦合到所述补充逻辑电路以通过所述第二放电路径使所述输出节点放电； 以及错误检测电路，所述错误检测电路被耦合到所述输出节点以在所述输出节点通过所述 补充逻辑电路被放电时检测错误。在这个方面，通过使用响应于从来自所述主逻辑电路的输入信号得到的一个或多 个补充输入信号的补充逻辑电路来提供所述错误检测。如果所述推测节点已经被正确地放 电，则所述补充逻辑电路在正常操作期间将不使所述输出节点放电，而如果所述推测节点 被不正确地放电，诸如由于噪声，则将响应于所述推测节点的放电而使所述输出接点充电 并且所述补充逻辑电路此后将在由所述补充逻辑电路执行的随后的评估中使所述输出节 点放电。这种通过补充逻辑电路的放电指示错误。所述反相电路可以是简单的反相器或者提供反相功能(以及可能与其结合的任何其他功能)的一些其他电路。这种技术适合于在多米诺骨牌逻辑电路中使用并且类似地可以被用于提供如先 前所述的闭环控制。如上所述的既具有逻辑电路也具有补充逻辑电路的处理级的使用可以 与同样如上所述的包括另外的推测节点和检验器节点的另外的处理级的使用相结合。可能 的情况是根据本技术的错误检测的不同形式更好地适合于特定的处理级并且可以相应地 有针对性。从另外的方面来看，本发明提供了具有至少一个处理级的集成电路，该处理级包 括推测节点装置；输出节点装置；耦合到所述推测节点的预充电装置，所述预充电装置用 于预充电所述推测节点装置；响应一个或多个输入信号的逻辑装置，所述逻辑装置用于根 据所述一个或多个输入信号的值来提供第一放电路径；响应一个或多个补充输入信号的补 充逻辑装置，所述一个或多个补充输入信号是所述一个或多个输入信号的补充，所述补充 逻辑装置用于根据所述一个或多个补充输入信号来提供第二放电路径，以便提供所述第一 放电路径的所述一个或多个输入信号的组合不提供所述第二放电路径并且不提供所述第 一放电路径的所述一个或多个输入信号的组合提供所述第二放电路径；响应至少一个评估 控制信号的评估控制装置，所述评估控制装置用于根据所述一个或多个输入信号将所述推 测节点装置耦合到所述逻辑装置以通过所述放电路径使所述推测节点放电；反相电路，所 述反相电路被耦合到所述推测节点装置并且如果所述推测节点装置被放电，则所述反向电 路被配置为使所述输出节点充电；其中在所述推测节点装置耦合到所述逻辑装置之后，所 述评估装置根据所述一个或多个输入信号将所述输出节点装置耦合到所述补充逻辑装置 以通过所述放电路径使所述输出节点装置放电；以及错误检测电路，所述错误检测电路被 耦合到所述输出节点以在所述输出节点装置通过所述补充逻辑装置被放电时检测错误。从另外的方面看，本发明提供了操作集成电路的方法，所述方法包括下列步骤预 充电推测节点；根据一个或多个输入信号的值来提供第一放电路径；根据一个或多个补充 输入信号来提供第二放电路径，所述一个或多个补充输入信号是所述一个或多个输入信号 的补充，以便提供所述第一放电路径的所述一个或多个输入信号的组合不提供所述第二放 电路径并且不提供所述第一放电路径的所述一个或多个输入信号的组合提供所述第二放 电路径；响应于至少一个评估控制信号，根据所述一个或多个输入信号将要被放电的所述 推测节点耦合到所述第一放电路径；如果所述推测节点被放电，则使输出节点充电；在所 述推测节点的所述耦合之后，根据所述一个或多个补充输入信号将要被放电的所述输出节 点耦合到所述第二放电路径；以及在所述输出节点通过所述第二放电路径被放电时检测错 误。根据对说明性实施例的下列详细描述，本发明的上述以及其他目的、特征和优势 将是显而易见的。所述说明性实施例的下列详细描述将结合附图而被阅读。


图1示意性地示出包括利用多米诺骨牌逻辑的多个处理级的集成电路；图2示意性地示出利用多米诺骨牌逻辑并且具有推测节点和检验器节点的处理 级；图3为示出结合了多米诺骨牌逻辑并且具有推测节点和检验器节点的处理级的门级电路图；图4为示出图3的电路的操作内的预充电阶段、评估阶段和检验阶段之间关系的 时序图；图5为示出用于使用时钟信号的不同相位的处理级操作的预充电阶段、评估阶段 和检验阶段之间关系的时序图；图6为示出延迟放电期间图3的电路的操作的时序图；图7为示出不正确放电期间图3的电路的操作的时序图；图8为示意性地示出图3的电路的操作的流程图；图9为示出结合了错误检测电路的多米诺骨牌逻辑的另一个示例实施例的门级 电路图；图10是示意性地示出图9的电路的操作中的主时钟和检验时钟的操作的时序图； 以及图11是示意性地示出图9的电路的操作的流程图。
具体实施例方式图1示出集成电路2，所述集成电路2包括被布置在输入寄存器14、16和输出寄存 器18之间的多个处理级4、6、8、10、12。将理解的是所述集成电路2典型地将包含大量这 种处理级并且这些处理级中只有若干个被示意性地示出。处理级4、6、8、10、12是多米诺骨 牌逻辑处理级的形式，所述多米诺骨牌逻辑处理级具有被预充电并且随后根据到这些多米 诺骨牌逻辑处理级4、6、8、10、12的一个或多个输入信号而选择性地被放电的节点。由所述 多米诺骨牌逻辑内的节点的选择性放电而生成的信号继续形成到多米诺骨牌逻辑的另外 的级的输入。多米诺骨牌逻辑的这种类型的布置本身对于本技术领域的技术人员是已知的 并且将不在本文中进一步说明。图2示意性地示出形成多米诺骨牌逻辑的一部分的处理级20。所述处理级20包 括推测节点22、检验器节点24和用于根据多个输入信号A、B、C、D、E、F的值来选择性地使 所述推测节点22和所述检验器节点24放电的逻辑电路26。推测节点评估门根据推测时钟 信号eval_clk选择性地将所述推测节点22耦合到所述逻辑电路26。检验器节点评估门 30在检验器时钟信号chk_clk的控制下将所述检验器节点24耦合到所述逻辑电路26。来自所述推测节点22的输出作为输出信号Y被提供。根据图3的电路或者根据 图9的电路(如将会在后面所说明的)，这个输出信号Y可以被提供给多米诺骨牌逻辑的另 外的处理级。错误检测电路32用来接收来自所述推测节点22和所述检验器节点24两者 的信号，该信号指示这些各自的节点被放电还是未被放电。在正确的操作中，所述推测节点 22和所述检验器节点24的行为将是相同的。因此，如果操作是正确的，则所述推测节点22 和所述检验器节点24两者都将被放电或者所述推测节点22和所述检验器节点24两者都 将不被放电。如果所述推测节点22和所述检验器节点24中只有一个被放电或者如果所述 推测节点22被部分地放电(对应于亚稳性)，则这指示错误的操作并且所述错误检测电路 32生成错误信号。该错误信号随后可以被用于控制所述多米诺骨牌逻辑处理级20的操作 参数以便试图阻止进一步的错误操作。图3在门级层面上示出使用多米诺骨牌逻辑的处理级20。逻辑电路26根据多个输入信号A、B、C、D、E和F提供接地的放电路径。如果有需求的话，所述逻辑电路26内的 节点可选地可以被预充电到VDD或者VSS。所述逻辑电路26内的堆叠节点(stack nodes) 的这种可选的预充电是操作参数，所述操作参数可以根据是否检测到错误而被控制以便增 加处理级20的操作的健壮性。所述参数控制电路34响应由所述错误检测电路32生成的 错误信号以便调整所述处理级20的各种操作参数。推测节点22在图3中被显示为经推测节点评估门28选择性地被耦合到所述逻辑 电路26的信号线。所述推测节点22经预充电电路36而被预充电。在由所述参数控制电路 34生成的强预充电选择信号和弱预充电选择信号的控制下，该预充电电路可以将所述推测 节点22预充电到各种不同的电势水平(potential level)。更强的预充电将产生更健壮的 操作，但是所述多米诺骨牌逻辑将趋向于更慢地操作。所述检验器节点24是经检验器节点 评估门30而被耦合到所述逻辑电路26的信号线。所述预充电电路36也包括将所述检验 器节点24预充电到VDD的门。保持器电路38包括用于将所述推测节点22维持在其预充电状态的多个弱门。根 据所述参数控制电路34检测到的错误的数量来控制被切换到使用状态的(be switch into use)这些保持器门的数量。越多的保持器门被使用，所述推测节点22将越有力地保持其预 充电的级并且对错误的放电有抵抗力，但是其将越慢地响应于通过所述逻辑电路26的预 期的放电。将理解的是所希望的是仅使用足够的保持器电路强度来抑制错误，而不使用过 度的保持器电路强度，所述过度的保持器电路强度将不必要地减慢所述多米诺骨牌逻辑的 操作。所述错误检测电路32由晶体管的三个堆叠40、42和44形成。晶体管堆叠40检 测对应于所述推测节点22未被放电并且所述检验器节点24被放电的错误。这对应于到所 述逻辑电路26的输入信号A、B、C、D、E和F中的一个的延迟到达。如果该延迟到达情况发 生，则堆叠40中的所有晶体管将被接通以便错误节点46将被放电并且错误信号将被生成。门的第二堆叠42响应在其中所述推测节点22被放电而所述检验器节点24未被 放电的情况。这对应于所述推测节点22的乱真放电，诸如由于噪声。如果这种乱真放电错 误情况出现，则堆叠42中的所有晶体管将被接通并且错误节点46将被放电。最后的堆叠44用来检测输出信号Y的状态中的亚稳性。这种亚稳性可能由经受 延迟跃迁或者部分放电的推测节点22引起。ρ偏斜转换器48和50的动作是将部分放电的 信号驱动到全轨值(full rail value)以便如果输出信号Y是亚稳的，则堆叠44内的所有 晶体管将被接通并且错误节点46将再次被放电。图4是示出在图3的电路中使用的各种时钟信号、输入信号和输出信号之间的关 系的时序图。将看到的是完整的时钟周期被分成由字母E指示的所述推测节点的评估相 位的半周期。在此之后是由字母C指示的检验器相位的四分之一周期，在其中所述检验器 节点24被耦合到所述逻辑电路26。由字母P指示的预充电相位在最后的四分之一周期中 形成并且在这个相位期间所述推测节点22和所述检验器节点24被预充电回到它们的起始 值。控制所述推测节点评估门28的评估时钟EVAL_CLK用于在评估半周期E期间断开 该门28。在该半周期的尾部，控制所述检验器节点评估门30的检验器时钟CHK_CK在随后 的四分之一周期C中将所述检验器节点24连接到所述逻辑电路26。晶体管堆叠40和晶体管堆叠44用于在对应于检验器时钟CHK_CLK的有效部分的四分之一相位C期间分别检测 输入信号A、B、C、D、E和F的延迟到达或者输出信号Y中的亚稳性。检测所述推测节点22 的乱真放电的晶体管堆叠42在时钟的最后四分之一相位P期间是有效的，预充电也在所述 时钟的最后四分之一相位P期间发生。如将在图4中看到的那样，正确操作期间的输入信号A、B、C、D、E和F在评估相位 中提前到达并且导致输入信号Y的提前跃迁。该输出信号Y随后可以被传递到在下一个时 钟相位的相同时钟相位内操作的多米诺骨牌逻辑的另外的级。正是迅速通过不同多米诺骨 牌逻辑处理级的信号的这种传播在其被正确地形成和操作时有助于所述多米诺骨牌逻辑 处理级的高速操作。所述评估时钟EVAL_CLK和所述检验器时钟CHK_CLK可以被单独地形成或者可以 是四相时钟方案的一部分以便将整个时钟循环分为如所示出的四个期间(period)。在一些 实施例中，所述检验器时钟CHK_CLK的上升沿可以被评估时钟EVAL_CLK的下降沿触发。也 有可能所述检验器时钟可以是自定时的。如将在图4中看到的那样，相位C和P两者都在时钟的低相位内出现并且因此超 出简单的时钟范围之外的一些被使用，诸如四相时钟方案或者如上文所讨论的用于相位C 的自定时方案。所述检验器相位C定义推测窗口，在所述推测窗口期间推测结果已经被生 成并且已经被传递用于另外的用途，但是仍然还没有被证实是正确的。存在到逻辑电路26 的信号中的一个延迟很大以至于错误检查电路无法识别该错误的风险。然而，如果这些输 入也由被类似地保护的多米诺骨牌电路驱动，则这也将经受其自身对其输入信号的检查。 因而，如果第N级经受由于来自第N-I级的延迟信号的过冲(overshoot)，则这应当由用于 第N-I级的错误检查逻辑来捕捉。假设到逻辑电路26的所有输入是稳定的，对检验器相位C的长度的显著约束是最 差情况下放电时间。然而，用于所述检验节点24的最差情况下放电时间和推测预充电时间 两者的持续时间都有可能小于四分之一周期并且从而在被分配给这些操作相位的半周期 期间有足够的时间。对到处理级的输入的约束原则上由检验器相位C控制。判定(resolve) 低的输入必须在检验器相位C之前被建立而判定高的输入必须在足够使它们被评估的时 间内到达。对于在相同相位内根据逻辑产生的信号，当随后的预充电级将不导致低输入转 变为高时，与检验器时钟CHK_CLK下降有关的保持约束适用于判定高的输入。图5示出处理级的单个评估和检查时钟信号之间的关系，当信号在那些处理级之 间被传递时，处理级在不同的时钟相位中操作。使用者评估相位被从生产者相位偏移四分 之一周期，并且因此，由于与使用者相位的检验器相位的重叠，形成到使用者相位Al的输 入的生产者相位YO的输出必须在生产者级的预充电相位期间保持稳定。图6示出处理级在检测到错误时的操作，该错误是由于延迟放电而引起的，即到 逻辑线路26的输入信号A、B、C、D、E和F中的一个没有在使推测节点22被正确放电的足 够时间之后到达。如图6所示，输入信号52延迟到达并且因此不使推测节点22放电以便 输出信号Y(其已经通过反相器)不跃迁为高。延迟到达输入信号52可用于使检验器节点 24放电并且因此跃迁发生在检查器节点信号值54上。输出信号Y和检验器节点信号54的 值之间的差被所述晶体管堆叠40检测以便错误节点46被放电并且错误被检测。图7示出检测由于推测节点22不正确放电而引起的错误。如图7所示，到逻辑电路26的输入信号中的节点56不正确地使推测节点放电，从而导致输出信号Y中的不正确 的跃迁。检验器节点信号54将不跃迁。因此，推测节点22和检验器节点24之间放电的这 种差别将被晶体管堆叠42检测，其将使错误节点46放电并且生成错误信号。图8是示意性地示出图3的电路的操作的流程图。将被理解的是这种流程图不一 定示出顺序过程，而本领域的技术人员将理解在硬件实现中许多处理步骤可以被并行地执 行，或者可以不同的次序执行。在步骤58处，推测节点22和检验器节点24被预充电。步骤60对应于经步骤62 使推测节点放电时逻辑电路26的动作，如果这是由输入信号A、B、C、D、E和F选择的。随 后，步骤64和66用于在检验器相位C期间通过逻辑电路26使检验器节点24放电，如果这 是由输入信号A、B、C、D、E和F选择的。步骤68确定两个节点是否都未被充电。如果两个节点都未被充电，则这对应于正 确操作并且处理被终止。如果两个节点都被充电，则步骤70确定两个节点是否都被放电。 如果两个节点都被放电，则这对应于正确操作并且处理被终止。如果在步骤68和70处的 测试用于指示节点没有两个都被完全充电或者没有两个都被完全放电，则这对应于错误并 且错误信号在步骤72处被生成。图9在门级层面示出用于处理级74的可替代的电路。该处理级74可以与图3的 处理级一起使用或者独立使用。处理级74包括推测节点76、输出节点78、预充电电路80、 逻辑电路82和补充逻辑电路84。补充逻辑电路84被配备有作为提供给逻辑电路82的输 入信号的逻辑补充的输入信号。补充逻辑电路84的布置使得对于输入信号A和B，如果逻 辑电路82为推测节点76提供放电路径，则补充逻辑电路84将不为输出接点78提供放电 路径。相反地，如果逻辑电路82不为推测节点76提供放电路径，则补充逻辑电路84将为 输出节点78提供放电路径。以门86的形式的评估控制电路可用于在时钟信号CK的评估相位E期间经逻辑电 路82将推测节点76耦合到放电路径。预充电电路80在该评估相位期间是不起作用的。参 考图10，其示出用于图9的电路的控制信号的时序，反相器88可用于在时钟信号C_CK为低 时将信号从推测节点76传递到输出节点78，即在E的第一部分期间，当C不起作用时并且 在P期间(以确保输出节点78在下一个E之前为低)。如果推测节点76已经被放电，则反 相器88将导致输出节点78被充电。如果推测节点76的放电是正确的并且是通过逻辑电 路82的正确放电的结果，则补充逻辑电路84在检查相位期间将不提供放电路径并且因此 输出节点76将保持为高。然而，如果推测节点76的放电不是预期的，例如由于噪声而引起 的，则补充逻辑电路84在检查相位C期间将提供放电路径并且输出节点78将从高跃迁为 低。跃迁检测器90形成错误检测电路，其相应对输出节点通过补充逻辑电路84被放电时 的这种跃迁的检测来生成错误信号Err。如果错误被检测到，则处理级74的操作参数可以被调整。这种调整可以采用调整 分别被用于驱动推测节点76和反相器88的VDD或者地电平以增加反相器88的抗噪声性 (在错误之后减慢反相器88而不是加快它)。这些在图9中被示作电平t_vdd和t_gnd。 增加被提供给推测节点的VDD使操作更健壮但是更慢。类似地，将反相器88的低电平减小 使操作更健壮但是更慢。图10示出控制逻辑电路80的操作的信号和控制反相器88和补充逻辑电路84的操作的那些信号之间的时序关系。操作落入评估相位E、检验相位C和预充电相位P中。图11是示意性地示出图9的电路的操作的流程图。本领域的技术人员将理解的 是图11所示的处理步骤可以不同的次序发生或者其中一些步骤并行地发生。在步骤90处，推测节点76被预充电为高导致输出节点78为低。在步骤92和94 处，推测节点76根据输入信号值A和B被放电。在步骤96处，通过反相器88将推测节点 信号值76驱动到输出节点78。在步骤98和100处，输出节点78基于提供给补充逻辑电路 84的补充输入信号A和1而选择性地被放电。在步骤102处，跃迁检测器90检测在输出节点78的输入信号电平中是否有跃迁， 即输出节点78是否已经通过补充逻辑电路84被放电。如果这种跃迁被检测到，则步骤104 生成错误信号。尽管已经在本文中参考附图详细描述了本发明的说明性实施例，要理解的是本发 明不限于这些精确的实施例，并且本领域的技术人员可以在其中实现各种变化和修改而不 背离如随附的权利要求所定义的本发明的范围和实质。
权利要求
一种具有至少一个处理级的集成电路，所述处理级包括推测节点；检验器节点；预充电电路，所述预充电电路被耦合到所述推测节点和所述检验器节点以预充电所述推测节点并且预充电所述检验器节点；逻辑电路，所述逻辑电路响应一个或多个输入信号以根据所述一个或多个输入信号的值来提供放电路径；评估控制电路，所述评估控制电路响应至少一个评估控制信号以根据所述一个或多个输入信号将所述推测节点耦合到所述逻辑电路以通过所述放电路径使所述推测节点放电并且随后根据所述一个或多个输入信号将所述检验器节点耦合到所述逻辑电路以通过所述放电路径使所述检验器节点放电；以及错误检测电路，所述错误检测电路被耦合到所述推测节点和所述检验器节点以在下列情况中的任何一项时检测错误(i)所述推测节点被放电并且所述检验节点未被放电；(ii)所述推测节点未被放电并且所述检验节点被放电；以及(iii)所述推测节点被部分地放电。
2.如权利要求1所述的集成电路，其特征在于，所述集成电路包括提供多米诺骨牌逻 辑电路的多个所述处理级。
3.如权利要求2所述的集成电路，其特征在于，其中所述多米诺骨牌逻辑电路的第一 处理级的推测节点的信号值作为输入信号被提供给所述多米诺骨牌逻辑电路的第二处理 级的逻辑电路。
4.如权利要求1所述的集成电路，其特征在于，其中所述至少一个评估控制信号包括 推测时钟信号以及检验器时钟信号，所述推测时钟信号控制所述推测节点到所述逻辑电路 的耦合，所述检验器时钟信号控制所述检验器节点到所述逻辑电路的耦合。
5.如权利要求4所述的集成电路，其特征在于，其中所述推测时钟信号中到使所述推 测节点从所述逻辑电路去耦的推测时钟信号值的跃迁用于触发所述检验器时钟信号中到 使所述检验器节点耦合到所述逻辑电路的检验器时钟信号值的跃迁。
6.如权利要求5所述的集成电路，其特征在于，其中所述检验器时钟信号中到使所述 检验器节点从所述逻辑电路去耦的检验器时钟信号值的跃迁是自定时的。
7.如权利要求4所述的集成电路，其特征在于，其中所述推测时钟信号和所述检验器 时钟信号是四相时钟方案(scheme)的一部分。
8.如权利要求1所述的集成电路，其特征在于，其中在所述推测节点未被放电并且所 述检验器节点被放电时，所述错误检测电路在所述逻辑电路使所述推测节点放电的操作中 检测由于所述一个或多个输入信号中的一个或多个中的延迟变化而引起的错误。
9.如权利要求1所述的集成电路，其特征在于，其中在所述推测节点被放电并且所述 检验器节点未被放电时，所述错误检测电路在所述逻辑电路使所述推测节点放电的操作中 检测由于导致所述推测节点的不正确放电的噪声而引起的错误。
10.如权利要求1所述的集成电路，其特征在于，其中在所述推测节点被部分地放电 时，所述错误检测电路在所述逻辑电路使所述推测节点放电的操作中检测由于所述推测节点的放电中的亚稳性而弓丨起的错误。
11.如权利要求1所述的集成电路，其特征在于，其中所述预充电电路响应所述错误检 测电路对错误的检测，以在幅度上增加所述推测节点和所述检验器节点的所述预充电。
12.如权利要求1所述的集成电路，其特征在于，所述集成电路包括保持器电路，所述 保持器电路被耦合到所述推测节点并且被配置为将所述推测节点维持在预充电状态直到 被所述推测节点通过所述放电路径的放电压倒(overwhelmed)。
13.如权利要求12所述的集成电路，其特征在于，其中所述保持器电路响应所述错误 检测电路对错误的检测，以增加所述保持器电路的电导率以便更有力地将所述推测节点维 持在所述预充电状态中。
14.如权利要求4所述的集成电路，其特征在于，其中所述评估控制电路包括推测节点 评估门，所述推测节点评估门响应所述推测时钟信号以选择性地将所述推测节点耦合到所 述逻辑电路。
15.如权利要求4所述的集成电路，其特征在于，其中所述评估控制电路包括检验器节 点评估门，所述检验器节点评估门响应所述检验器时钟信号，以选择性地将所述检验器节 点耦合到所述逻辑电路。
16.一种具有至少一个处理级的集成电路，所述处理级包括 推测节点装置；检验器节点装置；预充电装置，所述预充电装置被耦合到所述推测节点装置和所述检验器节点装置，用 于预充电所述推测节点装置并用于预充电所述检验器节点装置；逻辑装置，所述逻辑装置响应一个或多个输入信号，用于根据所述一个或多个输入信 号的值来提供放电路径；评估控制装置，所述评估控制装置响应至少一个评估控制信号，用于根据所述一个或 多个输入信号将所述推测节点装置耦合到所述逻辑装置以通过所述放电路径使所述推测 节点装置放电并且随后根据所述一个或多个输入信号将所述检验器节点装置耦合到所述 逻辑装置以通过所述放电路径使所述检验器节点装置放电；以及错误检测装置，所述错误检测装置被耦合到所述推测节点装置和所述检验器节点装 置，在下列情况中的任何一项时所述错误检测装置检测错误 (i)所述推测节点被放电并且所述检验节点未被放电； ( )所述推测节点未被放电并且所述检验节点被放电；以及 (iii)所述推测节点被部分地放电。
17.一种操作集成电路的方法，所述方法包括下列步骤 预充电推测节点；预充电检验器节点；根据所述一个或多个输入信号的值来提供放电路径；响应于至少一个评估控制信号，根据所述一个或多个输入信号将要被放电的所述推测 节点耦合到所述放电路径并且随后根据所述一个或多个输入信号将要被放电的所述检验 器节点耦合到所述放电路径；以及在下列情况中的任何一项时，检测错误(i)所述推测节点被放电并且所述检验节点未被放电；(ii)所述推测节点未被放电并且所述检验节点被放电；以及(iii)所述推测节点被部分地放电。
18.一种具有至少一个处理级的集成电路，所述处理级包括 推测节点；输出节点；预充电电路，所述预充电电路被耦合到所述推测节点以预充电所述推测节点； 逻辑电路，所述逻辑电路响应一个或多个输入信号以根据所述一个或多个输入信号的 值来提供第一放电路径；补充逻辑电路，所述补充逻辑电路响应一个或多个补充输入信号，所述一个或多个补 充输入信号是所述一个或多个输入信号的补充，所述补充逻辑电路根据所述一个或多个补 充输入信号提供第二放电路径，以便提供所述第一放电路径的所述一个或多个输入信号的 组合不提供所述第二放电路径并且不提供所述第一放电路径的所述一个或多个输入信号 的组合提供所述第二放电路径；评估控制电路，所述评估控制电路响应至少一个评估控制信号以根据所述一个或多个 输入信号将所述推测节点耦合到所述逻辑电路以通过所述第一放电路径使所述推测节点 放电；反相电路，所述反相电路被耦合到所述推测节点并且如果所述推测节点被放电，则所 述反向电路被配置为使所述输出节点充电；其中在所述推测节点耦合到所述逻辑电路之后，所述评估电路根据所述一个或多个补充输 入信号将所述输出节点耦合到所述补充逻辑电路以通过所述第二放电路径使所述输出节 点放电；以及错误检测电路，所述错误检测电路被耦合到所述输出节点以在所述输出节点通过所述 补充逻辑电路被放电时检测错误。
19.如权利要求18所述的集成电路，其特征在于，所述集成电路包括提供多米诺骨牌 逻辑电路的多个所述处理级。
20.如权利要求19所述的集成电路，其特征在于，其中所述多米诺骨牌逻辑电路的第 一处理级的所述输出节点的信号值作为输入信号被提供给所述多米诺骨牌逻辑的第二处 理级的逻辑电路。
21.如权利要求18所述的集成电路，其特征在于，其中所述错误检测电路包括跃迁检 测器。
22.如权利要求18所述的集成电路，其特征在于，其中所述预充电电路响应所述错误 检测电路对错误的检测以在幅度上增加所述推测节点的所述预充电。
23.如权利要求18所述的集成电路，其特征在于，其中所述错误检测电路对错误的检 测触发到所述反相器的一个或多个供电电压中的变化以便增加所述反相器的操作的速度。
24.如权利要求18所述的集成电路，其特征在于，所述集成电路包括另外的处理级，所 述另外的处理级包括另外的推测节点； 检验器节点；另外的预充电电路，所述另外的预充电电路被耦合到所述另外的推测节点和所述检验 器节点以预充电所述另外的推测节点并预充电所述检验器节点；另外的逻辑电路，所述另外的逻辑电路响应一个或多个另外的输入信号以根据所述一 个或多个另外的输入信号的值来提供另外的放电路径；另外的评估控制电路，所述另外的评估控制电路响应至少一个另外的评估控制信号以 根据所述一个或多个另外的输入信号将所述另外的推测节点耦合到所述另外的逻辑电路 以通过所述另外的放电路径使所述另外的推测节点放电并且随后根据所述一个或多个另 外的输入信号将所述检验器节点耦合到所述另外的逻辑电路以通过所述另外的放电路径 使所述检验器节点放电；以及另外的错误检测电路，所述另外的错误检测电路被耦合到所述另外的推测节点和所述 检验器节点以在下列情况中的任何一项时检测错误(i)所述推测节点被放电并且所述检验节点未被放电； ( )所述推测节点未被放电并且所述检验节点被放电； (iii)所述推测节点被部分地放电。
25.一种具有至少一个处理级的集成电路，所述处理级包括 推测节点装置；输出节点装置；预充电装置，所述预充电装置被耦合到所述推测节点，用于预充电所述推测节点装置；逻辑装置，所述逻辑装置响应一个或多个输入信号，用于根据所述一个或多个输入信 号的值来提供第一放电路径；补充逻辑装置，所述补充逻辑装置响应一个或多个补充输入信号，所述一个或多个补 充输入信号是所述一个或多个输入信号的补充，所述补充逻辑装置用于根据所述一个或多 个补充输入信号来提供第二放电路径，以便提供所述第一放电路径的所述一个或多个输入 信号的组合不提供所述第二放电路径并且不提供所述第一放电路径的所述一个或多个输 入信号的组合提供所述第二放电路径；评估控制装置，所述评估控制装置响应至少一个评估控制信号，用于根据所述一个或 多个输入信号将所述推测节点装置耦合到所述逻辑装置以通过所述放电路径使所述推测 节点放电；反相电路，所述反相电路被耦合到所述推测节点装置并且如果所述推测节点装置被放 电，则所述反向电路被配置为使所述输出节点充电；其中在所述推测节点装置耦合到所述逻辑装置之后，所述评估装置根据所述一个或多个输 入信号将所述输出节点装置耦合到所述补充逻辑装置以通过所述放电路径使所述输出节 点装置放电；错误检测装置，所述错误检测装置被耦合到所述输出节点，以在所述输出节点装置通 过所述补充逻辑装置被放电时检测错误。
26.一种操作集成电路的方法，所述方法包括下列步骤 预充电推测节点；根据一个或多个输入信号的值来提供第一放电路径；根据一个或多个补充输入信号来提供第二放电路径，所述一个或多个补充输入信号是 所述一个或多个输入信号的补充，以便提供所述第一放电路径的所述一个或多个输入信号 的组合不提供所述第二放电路径并且不提供所述第一放电路径的所述一个或多个输入信 号的组合提供所述第二放电路径；响应于至少一个评估控制信号，根据所述一个或多个输入信号将要被放电的所述推测 节点耦合到所述第一放电路径；如果所述推测节点被放电，则使输出节点充电；在所述推测节点的所述耦合之后，根据所述一个或多个补充输入信号将要被放电的所 述输出节点耦合到所述第二放电路径；以及在所述输出节点通过所述第二放电路径被放电时检测错误。
全文摘要
本发明涉及预充电的逻辑中的错误检测。集成电路2被提供有多米诺骨牌逻辑，该多米诺骨牌逻辑包括推测节点22和检验器节点24。预充电电路36预充电所述推测节点和所述检验器节点两者。逻辑电路26根据输入信号值为所述推测节点和所述检验器节点提供放电路径。评估控制线路28、30首先将所述推测节点耦合到所述逻辑电路并且接着在此之后将所述检验器节点耦合到所述逻辑电路以便如果到所述逻辑电路26的输入信号具有适当的值则这些节点可以被放电。当所述推测节点和所述检验器节点不是两者都被放电或者两者都未被放电这两种情况之一时，错误检测电路32检测错误。
文档编号H03K19/0175GK101924545SQ20101014951
公开日2010年12月22日 申请日期2010年3月16日 优先权日2009年3月16日
发明者D·M·布尔, D·T·布劳夫, S·达斯 申请人:Arm有限公司;密执安大学评议会