积分型ad转换器、固体摄像器件和照相机系统的制作方法

专利名称：积分型ad转换器、固体摄像器件和照相机系统的制作方法
技术领域：
本发明涉及一种适用于以互补金属氧化物半导体(ComplementaryMetal Oxi de Semiconductor,CMOS)图像传感器为代表的固体摄像器件的积分型模拟数字转换器(下文 称为“积分型AD (analog-to-digital)转换器”)、固体摄像器件和照相机系统。
背景技术：
目前已有一种可以安装在例如进行高分辨率摄像(见JP-A-2008-92091 (专利文 献1))的固体摄像器件中的积分型AD转换器。专利文献1提出了一种可以不用增加时钟频率就能提高分辨率的积分型AD转换
ο这种积分型AD转换器借助于时间量化器(时间数字转换器(TDC Time-to-Digital Converter))获取低位(lower bit)上的信息，从而不用增加时钟频率就 能提高分辨率，所述时间量化器使用通常的高位计数器(high-bitcoimter)和环形振荡器 来锁存并解码不同相位的时钟信号。图1是示出了专利文献1中公开的AD转换器结构的图。该AD转换器1包括比较器2、TDC (时间量化器、锁存器和解码器)3、高位计数器4 和传输总线5。该例中的AD转换器1是积分型AD转换器，该积分型AD转换器采用相位分别相差 45度的四个时钟信号，并具有包括用于高位计数器的11位(bit)和用于低位TDC 3的3位 的总共14位的分辨率。比较器2对输入电压VSL与具有电压值随时间线性变化的斜坡波形的基准电压 RAMP进行比较，并将比较结果输出为信号VC0。高位计数器4在信号VCO变化的时刻开始或停止操作，并且低位TDC 3锁存不同 相位时钟信号的信息。图2是示出了提供比时钟频率高的分辨率的低位TDC的原理的图。当相位分别相差45度的四个时钟信号CLKA、CLKB, CLKC和CLKD的值在信号VCO 在时钟频率的一个周期内发生变化的时刻被锁存时，得到8个扩展码EB[3:0]。3位的低位信息可以通过TDC 3的锁存解码部解码8个扩展码来获得。该例是一种后计数方式，其中，高位计数器4在信号VCO发生变化的时刻开始计 数。图3是示出了当信号VCO的变化时刻在各个时钟沿附近改变时获得的扩展码EB[3:0]的二进制值和解码结果的变化的图。通常，解码值的变化是士 ILSB并且是连续的。然而，根据与高位纹波计数器的 连接，士7LSB的误差会在时钟信号CLKA的上升沿附近出现。这种误差称为“火花误差 (sparkle error)，，。 图4A和图4B是示出了在高位计数器和低位TDC的连接部分处连续进行正确计数 的情况以及在该连接部分处出现火花误差的情况的图。时钟信号CLKA用作高位计数器4的时钟信号和低位TDC 3的时钟信号。当信号VCO在时钟信号CLKA的上升沿附近改变时，会出现火花误差。当信号VCO在时钟信号CLKA的上升沿之前发生微小的变化时，存储
作为 扩展码EB [3 0]，并且当高位计数器4在时钟信号CLKA的上升沿之后计数时，进行的是正确 计数。当信号VCO在时钟信号CLKA的上升沿之后发生微小的变化时，存储[1000b]作为 扩展码EB [3:0]。当高位计数器4在时钟信号CLKA的上升沿之前没有计数，并等待下一个上升沿 时，也能进行正确计数。然而，当扩展码被锁存在低位TDC中的时刻与高位计数器开始计数的时刻不同 时，会出现如下所述的上述关系反转的现象。S卩，当信号VCO在时钟信号CLKA的上升沿之前发生微小变化时，存储
作 为扩展码EB [3:0]。当高位计数器4在时钟信号CLKA的上升沿之后没有计数，或者当信号VCO在时钟 信号CLKA的上升沿之后发生微小变化时，存储[1000b]作为扩展码EB[3:0]。然而，高位计数器4可能在时钟信号CLKA的上升沿之前计数。在这种情况下就会 出现火花误差。根据专利文献1中所述系统，相当于信号VCO的分离出的信号被分别输入到高位 计数器4和低位TDC 3，并且在这些元件中存在电路延迟。因此，不可能严格保证高位计数器4停止计数的时刻与低位TDC 3锁存相位信息 的时刻一致，因而可能会出现火花误差。

发明内容
因此需要提供一种能够防止出现火花误差的积分型AD转换器、固体摄像器件和 照相机系统。本发明的一个实施例提供一种积分型AD(模拟数字)转换器，其包括比较器，它 使输入电压与基准电压相比，所述基准电压具有电压值随时间线性变化的斜坡波形；高位 计数器，它在所述比较器的输出信号的反转的触发下，开始或停止对主时钟信号的每个周 期的计数操作；时间量化器，它使用包括不同相位的所述主时钟信号的多个时钟信号在所 述比较器的输出信号反转的时刻锁存相位信息，并对锁存的相位信息的值进行解码，以便 输出具有比时钟周期高的分辨率的低位；以及调整单元，它使所述比较器的输出信号与所 述主时钟信号同步，并且通过使用由同步操作得到的信号决定所述高位计数器的操作开始 和停止的时刻以及用于锁存所述主时钟信号的相位信息的值。
本发明的另一实施例提供一种固体摄像器件，其包括像素部，它具有用于进行光 电转换的多个像素的矩阵阵列；和像素信号读取部，它以多个像素为单位从所述像素部读 取像素信号。所述像素信号读取部具有积分型AD (模拟数字)转换器，所述积分型AD转换 器对应于像素的列设置并将读取的模拟信号转换为数字信号。各个所述积分型AD转换器 包括多个比较器，它们被供给具有斜坡波形的基准电压，并使所供给的所述基准电压与从 对应的像素列读取的模拟信号的电位相比；比较器，它使从对应的像素列读取的模拟信号 的电位与具有电压值随时间线性变化的斜坡波形的基准电压相比；高位计数器，它在所述 比较器的输出信号的反转的触发下，开始或停止对主时钟信号的每个周期的计数操作；时 间量化器，它使用包括不同相位的所述主时钟信号的多个时钟信号在所述比较器的输出信 号反转的时刻锁存相位信息，并对锁存的相位信息的值进行解码，以便输出具有比时钟周 期高的分辨率的低位；以及调整单元，它使所述比较器的输出信号与所述主时钟信号同步， 并且通过使用由同步操作得到的信号决定所述高位计数器的操作开始和停止的时刻以及 用于锁存所述主时钟信号的相位信息的值。本发明的另一实施例提供一种照相 机系统，所述照相机系统包括固体摄像器件和 在所述固体摄像器件上形成物体的图像的光学系统。所述固体摄像器件包括像素部，它具 有用于进行光电转换的多个像素的矩阵阵列；以及像素信号读取部，它以多个像素为单位 从所述像素部读取像素信号。所述像素信号读取部具有积分型AD(模拟数字)转换器，所 述积分型AD转换器对应于像素的列设置并将读取的模拟信号转换为数字信号。各个所述 积分型AD转换器包括多个比较器，它们被供给具有斜坡波形的基准电压，并使所供给的 所述基准电压与从对应的像素列读取的模拟信号的电位相比；比较器，它使从对应的像素 列读取的模拟信号的电位与具有电压值随时间线性变化的斜坡波形的基准电压相比；高位 计数器，它在所述比较器的输出信号的反转的触发下，开始或停止对主时钟信号的每个周 期的计数操作；时间量化器，它使用包括不同相位的所述主时钟信号的多个时钟信号在所 述比较器的输出信号反转的时刻锁存相位信息，并对锁存的相位信息的值进行解码，以便 输出具有比时钟周期高的分辨率的低位，以及调整单元，它使所述比较器的输出信号与所 述主时钟信号同步，并且通过使用由同步操作得到的信号决定所述高位计数器的操作开始 和停止的时刻以及用于锁存所述主时钟信号的相位信息的值。根据本发明的本实施例，能够防止出现火花误差。


图1是示出了专利文献1中公开的AD转换器结构的图。图2是示出了提供比时钟频率高的分辨率的低位TDC原理的图。图3是示出了当信号VCO的变化时刻在各个时钟沿附近改变时获得的扩展码 EB[3:0]的二进制值和解码结果的变化的图。图4A和图4B是示出了在高位计数器和低位TDC的连接部分处连续进行正确计数 的情况以及在该连接部分处出现火花误差的情况的图。图5是示出了本发明第一实施例的积分型AD转换器的结构示例的图。图6是示出了实施例中调整单元中的同步电路的结构示例的电路图。图7是示出了实施例中TDC(时间量化器)中的锁存部的结构示例的电路图。
图8是示出了实施例中作为TDC(时间量化器)中的第一锁存器的触发器 (flip-flop, FF)的具体结构示例的电路图。图9是示出了实施例中调整单元中的延迟单元和作为TDC(时间量化器)中第一 锁存器的触发器(FF)的具体结构示例的电路图。图10是说明了根据实施例防止出现火花误差的原理的图，并示出了比较器的输 出信号VCO在主时钟信号CLKA的上升沿之前发生微小变化的情况。图11是示出了根据实施例在比较器的输出信号VCO在主时钟信号CLKA的上升沿 之后发生微小变化时防止出现火花误差的原理的图。图12是示出了本发明第二实施例的具有列并行ADC的固体摄像器件(CMOS图像 传感器)的结构示例的框图。图13是更加详细地示出了图12中的具有列并行的ADC的固体摄像器件(CMOS图 像传感器)中的ADC的框图。图14是示出了第二实施例的具有4个晶体管的CMOS图像传感器中的像素示例的 图。图15是示出了由图12中的DA转换器生成的斜坡波形以及图13中ADC的操作时 序的示例图。 图16是示出了采用本发明实施例的固体摄像器件的照相机系统的结构示例的 图。
具体实施例方式
下面将参照附图详细介绍本发明的优选实施例。按下面的顺序进行说明。1、第一实施例(AD转换器的结构示例)2、第二实施例(固体摄像器件的总体结构的示例)3、第三实施例(照相机系统的结构示例)1、第一实施例AD转换器的结构示例图5是示出了本发明第一实施例的积分型AD转换器的结构示例的图。根据第一实施例，积分型AD转换器10包括比较器11、高位计数器12、调整单元 13、TDC (时间数字转换器；时间量化器)14以及传输总线15。比较器11使输入电压VSL与具有电压值随时间线性变化的斜坡波形的基准电压 RAMP相比，并将具有与比较结果对应的电平的信号VCO输出到调整单元13和TDC 14。高位计数器12的主要功能是，在比较器11的输出信号VCO的反转的触发下，可以 开始或停止计数操作以对主时钟信号CLKA的每个周期进行计数。高位计数器12由计数操作开始信号VC0_SYNC触发，从而对从调整单元13输出的 主时钟信号CLKAO的每个周期进行计数，该计数操作开始信号VC0_SYNC是通过利用调整单 元13使比较器11的输出信号VCO和主时钟信号CLKA同步而生成的。调整单元13使比较器11的输出信号VCO与主时钟信号CLKA同步，并且通过使用 由同步操作得到的信号来决定高位计数器12的操作的开始和停止时刻以及用于锁存主时钟信号CLKA的相位信息的值。调整单元13包括同步电路131，该同步电路131使比较器11的输出信号VCO在主 时钟信号CLKA的上升沿和下降沿同步，并输出同步后的信号作为计数操作开始信号VC0_ SYNC。调整单元13具有如下功能基于计数操作开始信号VC0_SYNC生成用于锁存主时 钟信号CLKA的相位信息的锁存定时信号VC0_SYNCD，并将锁存定时信号VC0_SYNCD输出到 TDC 14。调整单元13包括延迟单元132，该延迟单元132将计数操作开始信号VC0_SYNC延 迟以生成锁存定时信号VC0_SYNCD，并将锁存定时信号VC0_SYNCD输出到TDC 14。图6是示出了实施例中调整单元中的同步电路的结构示例的电路 图。图6是同步电路131的门电平的电路图。由于同步电路131需要在时钟信号CLKA的上升沿和下降沿使比较器11的输出信 号VCO同步，因而同步电路131包括两个触发器(FF) 131和132以及与非(NAND)门NA131。同步电路131还包括串联连接的反相器INV131和INV132，反相器INV131和 INV132使主时钟信号CLKA延迟以生成时钟信号CLKA0，并将时钟信号CLKAO输出到高位计 数器12。在本实施例中，从反相器INV131输出的时钟信号CKl和从反相器INV132输出的 时钟信号CK2作为时钟信号被输入到FF 131和FF 132。值得注意的是，主时钟信号CLKA和从反相器INV131输出的时钟信号CKl可作为 时钟信号被提供给FF 131和FF 132。FF 131包括输入级的传输门TM11、锁存器LTC 11、时钟控制式反相器CIV11、锁存 器LTC12以及节点NDll ND14。锁存器LTCll由反相器INVll和时钟控制式反相器CIV12组成。锁存器LTC12由反相器INV12和时钟控制式反相器CIV13组成。传输门TMll通过连接PMOS晶体管和NMOS晶体管的源极和漏极组成。时钟信号 CKl被提供给PMOS晶体管的栅极，而时钟信号CK2被提供给NMOS晶体管的栅极。传输门TMll包括连接到比较器11的输出信号VCO的供给线的一个输入/输出端 子以及连接到节点NDll的另一输入/输出端子。在锁存器LTCll中，反相器INVll包括连接到节点NDll的输入端子和连接到节点 ND12的输出端子。时钟控制式反相器CIV12包括连接到节点ND12的输入端子和连接到节 点NDll的输出端子。时钟控制式反相器CIV12的正时钟端子被供给时钟信号CK1，负时钟端子被供给 时钟信号CK2。时钟控制式反相器CIVll包括连接到节点ND12的输入端子和连接到节点ND13的
输出端子。时钟控制式反相器CIVll的正时钟端子被供给时钟信号CK1，负时钟端子被供给 时钟信号CK2。在锁存器LTC12中，反相器INV12包括连接到节点ND13的输入端子和连接到节点 ND14的输出端子。时钟控制式反相器CIV13包括连接到节点ND14的输入端子和连接到节点ND13的输出端子。时钟控制式反相器CIV13的负时钟端子被供给时钟信号CK1，正时钟端子被供给 时钟信号CK2。节点ND14作为锁存器LTC12的输出节点连接到NAND门NA131的一个输入端子。具有如前所述结构的FF 131在时钟信号CKl的下降时刻和时钟信号CK2的上升 时刻将比较器11的输出信号VCO锁存到锁存器LTCll中。接着，时钟 控制式反相器CIV12在时钟信号CKl的上升时刻和时钟信号CK2的下 降时刻操作，从而使锁存器LTCll锁存输出信号VC0。然后，被锁存的信号通过时钟控制式 反相器CIVll被传输到锁存器LTC12。然后，时钟控制式反相器CIV13在时钟信号CKl的下降时刻和时钟信号CK2的上 升时刻操作，从而使锁存器LTC12锁存传输来的信号VC0。在节点ND14处的被锁存信号被提供给NAND门NA131的一个输入端子。通过这种方式，FF 131与时钟信号的下降沿同步地提取并锁存比较器11的输出 信号VCO。FF 132包括输入级的传输门TM21、锁存器LTC21、时钟控制式反相器CIV21、锁存 器LTC22以及节点ND21 ND24。锁存器LTC21由反相器INV21和时钟控制式反相器CIV22组成。锁存器LTC22由反相器INV22和时钟控制式反相器CIV23组成。传输门TM21通过连接PMOS晶体管和NMOS晶体管的源极和漏极组成。时钟信号 CKl被提供给NMOS晶体管的栅极，而时钟信号CK2被提供给PMOS晶体管的栅极。传输门TM21包括连接到比较器11的输出信号VCO的供给线的一个输入/输出端 子以及连接到节点ND21的另一输入/输出端子。在锁存器LTC21中，反相器INV21包括连接到节点ND21的输入端子和连接到节点 ND22的输出端子。时钟控制式反相器CIV22包括连接到节点ND22的输入端子和连接到节 点ND21的输出端子。时钟控制式反相器CIV22的负时钟端子被供给时钟信号CK1，正时钟端子被供给 时钟信号CK2。时钟控制式反相器CIV21包括连接到节点ND22的输入端子和连接到节点ND23的 输出端子。时钟控制式反相器CIV21的负时钟端子被供给时钟信号CK1，正时钟端子被供给 时钟信号CK2。在锁存器LTC22中，反相器INV22包括连接到节点ND23的输入端子和连接到节点 ND24的输出端子。时钟控制式反相器CIV23包括连接到节点ND24的输入端子和连接到节 点ND23的输出端子。时钟控制式反相器CIV23的正时钟端子被供给时钟信号CK1，负时钟端子被供给 时钟信号CK2。节点ND24作为锁存器LTC22的输出节点连接到NAND门NA231的另一输入端子。具有如前所述结构的FF 132在时钟信号CKl的上升时刻和时钟信号CK2的下降 时刻将比较器11的输出信号VCO锁存到锁存器LTC21中。
接着，时钟控制式反相器CIV22在时钟信号CKl的下降时刻和时钟信号CK2的上 升时刻操作，从而使锁存器LTC21锁存输出信号VC0。然后，被锁存的信号通过时钟控制式 反相器CIV21被传输到锁存器LTC22。然后，时钟控制式反相器CIV23在时钟信号CKl的上升时刻和时钟信号CK2的下 降时刻操作，从而使锁存器LTC22锁存传输来的信号VC0。在节点ND24处的被锁存信号被供给到NAND门NA231的另一输入端子。FF 132与时钟信号的上升沿同步地提取并锁存比较器11的输出信号VC0。从以上可以明显看出，同步电路131以这样的方式配置比较器11的输出信号 VCO被输入到在主时钟信号CLKA的相对沿对输出信号VCO进行锁存的两个FF 131和132。比较器11的输出信号V⑶和主时钟信号CLKA被输入到同步电路131，并且输出信号VCO在主时钟信号CLKA的上升沿和下降沿被同步。同步后的信号作为计数操作开始信号VC0_SYNC输出，通过该计数操作开始信号 VC0_SYNC,高位计数器12会被触发而开始计数操作。被插入了延迟元素的计数操作开始信号VC0_SYNC作为锁存定时信号VC0_SYNCD 被输入到低位TDC 14中的用于主时钟信号CLKA的锁存器。使用包括不同相位的主时钟信号CLKA的多个时钟信号，TDC 14基本上在比较器 11的输出信号VCO反转的时刻锁存相位信息，并且对锁存的值进行解码，以输出具有比时 钟周期高的分辨率的低位。本实施例中，以主时钟信号CLKA为基准且相位分别相差45度的时钟信号CLKA、 CLKB, CLKC和CLKD被用作多个不同相位的时钟信号。图7是示出了实施例中TDC(时间量化器)中的锁存部的结构示例的电路图。图7中的TDC 14的锁存部140包括作为第一锁存器的FF 141、142和143以及作 为第二锁存器的FF 144。作为第一锁存器的各个FF 141、142和143与比较器11的输出信号VCO同步地锁 存除主时钟信号CLKA之外的时钟信号CLKB、CLKC和CLKD的相位信息。FF 141与比较器11的输出信号VCO同步地锁存时钟信号CLKD的相位信息。扩展 码ΕΒ
从FF 141的Q输出获得。FF 142与比较器11的输出信号VCO同步地锁存时钟信号CLKC的相位信息。扩展 码EB[1]从FF 142的Q输出获得。FF 143与比较器11的输出信号VCO同步地锁存时钟信号CLKB的相位信息。扩展 码EB [2]从FF 143的Q输出获得。FF 144与通过调整单元13生成的锁存定时信号VC0_SYNCD同步地锁存主时钟信 号CLKA的相位信息。扩展码EB[3]从FF 144的Q输出获得。作为第二锁存器的FF 144输出作为主时钟信号CLKA的反转逻辑值的值。图8是示出了实施例中作为TDC(时间量化器)中的第一锁存器的触发器(FF)的 具体结构示例的电路图。图8是作为第一锁存器的FF 141 143的门电平的电路图。尽管图8中是以FF 143的结构进行示例的，但FF 141和FF142具有与FF 143相 同的结构。
FF 143包括反相器INV31和INV32、时钟控制式反相器CIV31和CIV32、锁存器 LTC31 和 LTC32、或非(NOR)门 NR31 以及节点 ND31 ND34。锁存器LTC31由反相器INV33和时钟控制式反相器CIV33组成。锁存器LTC32由NOR门NR31和时钟控制式反相器CIV34组成。
反相器INV31包括连接到比较器11的输出信号VCO的供给线的输入端子。时钟控制式反相器CIV31包括连接到时钟信号CLKB的供给线的输入端子和连接 到节点ND31的输出端子。时钟控制式反相器CIV31的正时钟端子被供给比较器11的输出信号VCO的反转 信号，负时钟端子被供给输出信号VC0。在锁存器LTC31中，反相器INV33包括连接到节点ND31的输入端子和连接到节点 ND32的输出端子。时钟控制式反相器CIV33包括连接到节点ND32的输入端子和连接到节 点ND31的输出端子。时钟控制式反相器CIV33的负时钟端子被供给比较器11的输出信号VCO的反转 信号，正时钟端子被供给输出信号VC0。时钟控制式反相器CIV32包括连接到节点ND32的输入端子和连接到节点ND33的 输出端子。时钟控制式反相器CIV32的负时钟端子被供给比较器11的输出信号VCO的反转 信号，正时钟端子被供给输出信号VC0。在锁存器LTC32中，NOR门NR31包括连接到节点ND33的一个输入端子和连接到 节点ND34的输出端子。时钟控制式反相器CIV34包括连接到节点ND34的输入端子和连接 到节点ND33的输出端子。时钟控制式反相器CIV34的正时钟端子被供给比较器11的输出信号VCO的反转 信号，负时钟端子被供给输出信号VC0。NOR门NR31的另一输入端子连接到反相器INV32的输出端子。反相器INV32的输 入端子连接到复位信号XRST的供给线。上述结构的FF 143在比较器11的输出信号VCO的下降时刻将时钟信号CLKB锁 存到锁存器LTC31中。接着，时钟控制式反相器CIV33在输出信号VCO的上升时刻操作，从而使锁存器 LTC31锁存时钟信号CLKB。然后，被锁存的信号通过时钟控制式反相器CIV31被传输到锁 存器LTC32。然后，时钟控制式反相器CIV34在输出信号VCO的下降时刻操作，从而使锁存器 LTC32锁存传输来的时钟信号CLKB。然后，在节点ND34处的被锁存信号作为扩展码EB[2]输出。通过这种方式，图8中的FF 143(141，142)锁存时钟信号CLKB、CLKC和CLKD的相 位信息，并输出扩展码EB [2:0]。用于FF 143(141,142)的锁存定时信号是比较器11的输出信号VC0，并且FF 143(141,142)直接锁存并输出时钟信号CLKB、CLKC和CLKD的值。图9是示出了实施例中调整单元中的延迟单元和作为TDC(时间量化器)中的第 一锁存器的触发器(FF)的具体结构示例的电路图。
图9是延迟单元和作为第二锁存器的FF 144的门电平的电路图。如图9所示，调整单元13的延迟单元132例如由串联连接的作为延迟元件的反相 器INV132-1 INV132-n(在图9的示例中η = 4)的反相器链组成。延迟单元132使从同步电路131输出的计数操作开始信号VC0_SYNC延迟预定时 间，并把延迟后的信号作为锁存定时信号VC0_SYNCD提供给TDC 14的FF 144。FF 144包括反相器INV41、时钟控制式反相器CIV41和CIV42、锁存器LTC41和 LTC42、NAND 门 NA41 以及节点 ND41 ND44。锁存器LTC41由反相器INV42和时钟控制式反相器CIV43组成。锁存器LTC42由NAND门NA41和时钟控制式反相器CIV44组成。 反相器INV41包括连接到锁存定时信号VC0_SYNCD的供给线的输入端子。时钟控制式反相器CIV41包括连接到主时钟信号CLKA的供给线的输入端子和连 接到节点ND41的输出端子。时钟控制式反相器CIV41的正时钟端子被供给锁存定时信号VC0_SYNCD的反转信 号，负时钟端子被供给锁存定时信号VC0_SYNCD。在锁存器LTC41中，反相器INV42包括连接到节点ND41的输入端子和连接到节点 ND42的输出端子。时钟控制式反相器CIV43包括连接到节点ND42的输入端子和连接到节 点ND41的输出端子。时钟控制式反相器CIV43的负时钟端子被供给锁存定时信号VC0_SYNCD的反转信 号，正时钟端子被供给锁存定时信号VC0_SYNCD。时钟控制式反相器CIV42包括连接到节点ND42的输入端子和连接到节点ND43的 输出端子。时钟控制式反相器CIV42的负时钟端子被供给锁存定时信号VC0_SYNCD的反转信 号，正时钟端子被供给锁存定时信号VC0_SYNCD。在锁存器LTC42中，NAND门NA41包括连接到节点ND43的一个输入端子和连接到 节点ND44的输出端子。时钟控制式反相器CIV44包括连接到节点ND44的输入端子和连接 到节点ND43的输出端子。时钟控制式反相器CIV44的正时钟端子被供给锁存定时信号VC0_SYNCD的反转信 号，负时钟端子被供给锁存定时信号VC0_SYNCD。NAND门NA41的另一输入端子连接到复位信号XRST的供给线。上述结构的FF 144在锁存定时信号VC0_SYNCD的下降时刻将主时钟信号CLKA锁 存到锁存器LTC41中。接着，时钟控制式反相器CIV43在锁存定时信号VC0_SYNCD的上升时刻操作，从而 使锁存器LTC41锁存主时钟信号CLKA。然后，被锁存的信号通过时钟控制式反相器CIV41 被传输到锁存器LTC42。然后，时钟控制式反相器CIV44在锁存定时信号VC0_SYNCD的下降时刻操作，从而 使锁存器LTC42锁存传输来的主时钟信号CLKA。然后，在节点ND43处的被锁存信号作为扩展码EB[3]输出。通过这种方式，FF 144锁存主时钟信号CLKA的相位信息，并输出扩展码EB[3]。锁存定时信号VC0_SYNCD是通过使用如反相器链的延迟单元132使计数操作开始信号VCO_SYNC延迟而生成的。扩展码EB[3]的待存储值与待锁存的实际值是相反的，因此扩展码EB[3]的输出 是主时钟信号CLKA的反转逻辑值。具有上述结构的积分型AD转换器10具有防止在高位计数器12和低位TDC 14的 连接部分处出现火花误差的特性。下面将参考图10和图11说明本实施例的积分型AD转换器10如何防止出现火花
误差的原理。 图10和图11是用于说明本实施例的积分型AD转换器10如何防止出现火花误差 的原理的图。图10示出了比较器的输出信号VCO在主时钟信号CLKA的上升沿之前发生微小变 化的情况。由于不管在主时钟信号CLKA的沿之前或者之后，WOOb]都应该被存储为扩展码 EB[2:0]，因此比较器11的输出信号VCO在它发生变化的时刻就被直接锁存。输出信号VCO在主时钟信号CLKA的上升沿被同步。在这种情况下，由于输出信号VCO在主时钟信号CLKA的上升沿之前发生微小变 化，因而同步使作为同步电路131的输出的计数操作开始信号VC0_SYNC上升。由于当通过输出信号VC0_SYNC的上升而触发时高位计数开始，因此在主时钟信 号CLKA的上升处进行计数。此外，响应于对信号VC0_SYNC进行延迟后的信号VC0_SYNCD，[lb]被锁存为扩展 码 EB [3]。图11是示出了防止在比较器的输出信号VCO在主时钟信号CLKA的上升沿之后发 生微小变化的情况下出现火花误差的原理的图。因为不管在主时钟信号CLKA的沿之前或者之后，同样都应该存储WOOb]作为扩 展码EB[2:0]，因此比较器11的输出信号VCO在它发生变化的时刻被直接锁存。输出信号VCO在主时钟信号CLKA的上升沿处被同步，在这种情况下，输出信号VCO 在主时钟信号CLKA的上升沿之后发生微小的变化，因此同步不会引起作为同步电路131的 输出信号的计数操作开始信号VC0_SYNC上升。输出信号VC0_SYNC在主时钟信号CLKA的下一个下降沿处的同步会使计数操作在 主时钟信号CLKA的下一个上升沿处开始。由于这时在主时钟信号CLKA的下降沿处输出信号VC0_SYNC被同步，因而响应于 作为延迟后的输出信号VC0_SYNC的锁存定时信号VC0_SYNCD，[Ob]被锁存为扩展码EB[3]。待存储的值与扩展码EB[3]要锁存的实际值是相反的。在这方面，仅有锁存主时钟信号CLKA的相位信息的FF 144被配置成将输入值的 反转值输出给扩展码EB[3]。本实施例的关键在于通过同步电路131使高位计数器12计数操作的开始时刻与 要存储在低位TDC 14中的值具有依赖性。也就是说，获得与比较器11的输出信号VCO在主时钟信号CLKA的沿附近是否发 生变化有关的信息。根据获得的结果，高位计数器12计数操作的开始时刻和低位TDC 14要存储的值都确定了，因此在高位计数器12和低位TDC 14的连接部分处不会出现火花误差。如上所述，第一实施例的积分型AD转换器基本上防止了在高位和低位的连接部 分处出现火花误差，从而改善了 AD转换器的INL/DNL特性。另外，同步电路安装在使用高速时钟和低速时钟以降低电能消耗的一般AD计数 器中，因此，几乎不需要增加硬件。2、第二实施例固体摄像器件总体结构示例图12是示出了本发明第二实施例的具有列并行ADC(Anal0g-t0-Digital Converter，模拟数字转换器)的固体摄像器件(CMOS图像传感器)100的结构示例的框图。 图13是更加详细地示出了图12中的具有列并行的ADC的固体摄像器件(CMOS图 像传感器)100中的ADC的框图。如图12和图13所示，固体摄像器件100包括作为摄像部的像素部110、垂直扫描 电路120、水平传输/扫描电路130、定时控制电路140以及作为像素信号读取部的AD转换 器(ADC)组150。像素信号读取部包括垂直扫描电路120。固体摄像器件100还具有包括DA(digital-t0-anal0g，数字模拟)转换器161的 DAC偏置电路160、放大器电路(S/A) 170、信号处理电路180以及线存储器190。在这些组件中，像素部110、垂直扫描电路120、水平传输/扫描电路130、ADC组 150、DAC偏置电路160和放大器电路(S/A) 170均由模拟电路构成。定时控制电路140、信号处理电路180和线存储器190均由数字电路构成。像素部110包括像素的矩阵阵列，各个像素包括光电二极管和像素内放大器。图14是示出了第二实施例的具有4个晶体管的CMOS图像传感器中的像素示例的 图。像素电路IOlA包括作为单个光电转换器的光电二极管111。像素电路IOlA包括作为用于单个光二极管111的有源元件的4个晶体管，S卩作 为传输元件的传输晶体管112、作为复位元件的复位晶体管113、放大晶体管114和选择晶 体管115。光电二极管111根据光量把入射光光电转换为电荷(本例中为电子)。传输晶体管112连接在光电二极管111与作为输出节点的浮动扩散部FD之间。当驱动信号TG通过传输控制线LTx被提供给传输晶体管112的栅极(传输栅极) 时，传输晶体管112把由光电二极管111光电转换的电子传输给浮动扩散部FD。复位晶体管113连接在电源线LVDD与浮动扩散部FD之间。当复位信号RST通过复位控制线LRST被提供给复位晶体管113的栅极时，复位晶 体管113将浮动扩散部FD的电位复位为电源线LVDD的电位。放大晶体管114的栅极连接到浮动扩散部FD。放大晶体管114通过选择晶体管 115连接到垂直信号线116，从而与设置在像素部外部的恒定电流源一起形成源极跟随器。控制信号(地址信号或者选择信号)SEL通过选择控制线LSEL被提供给选择晶体 管115的栅极，从而使选择晶体管115导通。当选择晶体管115导通时，放大晶体管114放大浮动扩散部FD的电位，并把与该 电位对应的电压输出到垂直信号线116。从各个像素输出的电压通过垂直信号线116被输出到作为像素信号读取电路的ADC组150。因为传输晶体管112、复位晶体管113以及选择晶体管115的各个栅极是以行为单 位连接的，因此对像素的一行同时执行这些操作。像素部110中的复位控制线LRST、传输控制线LTx和选择控制线LSEL对于像素矩 阵的各个行被布线为一组。复位控制线LRST、传输控制线LTx和选择控制线LSEL通过作为像素驱动部的垂直 扫描电路120驱动。固体摄像器件100设置有作为从像素部110中依 次读取信号的控制电路的如下电 路，即生成内部时钟的定时控制电路140、控制行地址和行扫描的垂直扫描电路120以及 控制列地址和列扫描的水平传输/扫描电路130。定时控制电路140生成像素部110、垂直扫描电路120、水平传输/扫描电路130、 AD转换器组(ADC组)150、DAC偏置电路160、信号处理电路180以及线存储器190中的信 号处理所需要的定时信号。在像素部110中，通过使用列快门进行光子的存储和释放来为每行像素进行光电 转换形成视频图像或者屏幕图像，并输出模拟信号VSL到ADC组150。在ADC组150中，各个ADC块(每个列部分)使用从DA转换器(DAC) 161输出的 基准电压RAMP对像素部110的模拟输出进行与APGA对应的积分型ADC(模拟数字转换) 和数字CDS，并输出几位的数字信号。图15是示出了由图12中的DAC生成的斜坡波形的示例图以及图13中ADC的操 作时序的示例图。ADC组150包括以多列排列的图5中所示的积分型AD转换器。DAC 161生成具有如图15所示以台阶状倾斜的斜坡波形的基准电压RAMP。各个积分型AD转换器150A包括比较器151、高位计数器152、调整单元153、 TDC(时间数字转换器；时间量化器)154以及逻辑电路155。因为比较器151、高位计数器152、调整单元153和TDC 154与图5中的比较器11、 高位计数器12、调整单元13和TDC 14具有相同的功能，下面就不再做详细说明。逻辑电路155把通过低位TDC 154生成的低位(例如，3位)加在通过高位计数器 152生成的高位(例如，11位)上，从而把这些位连接在一起。积分型AD转换器150A的特征在于能够防止在连接部分处出现火花误差。每个逻辑电路155的输出都被连接至水平传输线LTRF。根据水平传输线LTRF来配置k个放大器电路170和信号处理电路180。在上述AD转换周期结束之后，水平传输/扫描电路130使得逻辑电路155中的数 据被传输给水平传输线LTRF，并通过放大器电路170被输入到信号处理电路180，并且受到 预定的信号处理，生成二维图像。水平传输/扫描电路130同时为几个通道进行并行传输以保证传输速度。定时控制电路140生成诸如像素部110和ADC组150等单独的块中的信号处理所 需要的定时信号。后级上的信号处理电路180基于存储在线存储器190中的信号进行垂直线缺陷和 点缺陷的校正、信号钳位以及诸如并_串转换、压缩、编码、加法、平均和间歇操作等数字信号处理。要传输给像素的各行的数字信号都存储在线存储器190中。在本实施例的固体摄像器件100中，信号处理电路180的数字输出作为输入被传 输给图像信号处理器((Image Signal Processor, ISP)或基带LSI。下面说明上述结构的操作。DAC 161生成基准电压RAMP。 在各个积分型AD转换器150A中，为各列布置的比较器151使读取到垂直信号线 116上的模拟信号电位VSL与以台阶状改变的基准电压RAMP相比。比较器151把具有与比较结果对应的电平的信号VCO输出到调整单元153和TDC 154。调整单元153使比较器151的输出信号VCO和主时钟信号CLKA同步。使用由同 步得到的信号，调整单元153决定高位计数器152操作的开始和停止时刻以及用于锁存主 时钟信号CLKA的相位信息的值。具体地来说，调整单元153使比较器151的输出信号VCO在主时钟信号CLKA的上 升沿和下降沿同步，并输出同步后的信号作为计数操作开始信号VC0_SYNC。根据计数操作开始信号VC0_SYNC，调整单元153生成用于锁存主时钟信号CLKA的 相位信息的锁存定时信号VC0_SYNCD。生成的锁存定时信号VC0_SYNCD被提供给TDC 154。高位计数器152基本上由比较器151的输出信号VCO的反转来触发，以开始或停 止计数操作，从而对主时钟信号CLKA的每个周期进行计数。高位计数器152通过利用调整单元153把比较器151的输出信号VCO和主时钟信 号CLKA同步而生成的计数操作开始信号VC0_SYNC触发，以通过调整单元153来对主时钟 信号CLKAO的每个周期进行计数。使用包括不同相位的主时钟信号CLKA的多个时钟信号CLKA CLKD，TDC 154在 比较器151的输出信号VCO反转的时刻锁存相位信息。然后，TDC 154解码锁存的值，并输 出具有比时钟周期高的分辨率的低位。逻辑电路155把通过高位计数器152生成的高位(例如，11位)与通过低位TDC 154生成的低位(例如，3位)连接在一起。在这种情况下，积分型AD转换器150A能够防止在连接部分处出现火花误差。这样就完成了 AD转换。转换后的数字信号例如通过水平(列)传输/扫描电路130经由水平传输线LTRF 被依次读入到放大器电路170中，并最终被输出。按上述方式进行列并行输出处理。作为第二实施例的固体摄像器件的CMOS图像传感器100采用图5中的积分型AD 转换器(ADC) 10。因此，基本上，固体摄像器件能够通过防止在高位和低位的连接部分处出现火花 误差来增强AD转换器的INL/DNL特性。此外，同步电路安装在使用高速时钟和低速时钟以降低电能损耗的一般AD计数 器上，因此，几乎不需要增加硬件。具有上述优点的固体摄像器件可以用作用于数码相机或摄像机的摄像装置。
3、第三实施例照相机系统的结构示例图16是示出了采用本发明实施例的固体摄像器件的照相机系统200的结构示例 的图。如图16所示，照相机系统200包括可采用实施例的固体摄像器件100的摄像装置 210。照相机系统200包括把例如入射光(图像光)聚集到摄像面上的透镜220，作为把 入射光引导(形成物体图像在)到摄像装置210的像素区域的光学系统。 照相机系统200还包括驱动摄像装置210的驱动电路(DRV) 230和处理摄像装置 210的输出信号的信号处理电路(PRC) 240。驱动电路230具有定时发生器(未示出)来生成包括用于驱动摄像装置210的内 部电路的开始脉冲和时钟脉冲的各种定时信号。驱动电路230通过预定的定时信号驱动摄 像装置210。信号处理电路240对摄像装置210的输出信号进行预定的信号处理。通过信号处理电路240处理的图像信号被记录在诸如存储器等记录介质中。通过 打印机或类似的设备可以提供记录在记录介质中的图像信息的硬拷贝。此外，通过信号处 理电路240处理的图像信号作为动态图像被显示在具有液晶显示器等装置的监视器上。如上所述，上述固体摄像器件100可以作为摄像装置210安装在诸如数码相机等 摄像设备上，以实现高清晰度的照相机。本领域技术人员应当理解，依据不同的设计要求和其他因素，可以在本发明所附 的权利要求或其等同物的范围内进行各种修改、组合、次组合以及改变。
权利要求
一种积分型AD转换器，其包括比较器，它使输入电压与基准电压相比，所述基准电压具有电压值随时间线性变化的斜坡波形；高位计数器，它在所述比较器的输出信号的反转的触发下，开始或停止对主时钟信号的每个周期的计数操作；时间量化器，它使用包括不同相位的所述主时钟信号的多个时钟信号在所述比较器的输出信号反转的时刻锁存相位信息，并对锁存的相位信息的值进行解码，以便输出具有比时钟周期高的分辨率的低位；以及调整单元，它使所述比较器的输出信号与所述主时钟信号同步，并且通过使用由同步操作得到的信号决定所述高位计数器的操作开始和停止的时刻以及用于锁存所述主时钟信号的相位信息的值。
2.根据权利要求1所述的积分型AD转换器，其中，所述调整单元包括同步电路，所述同 步电路使所述比较器的输出信号在所述主时钟信号的上升沿和下降沿同步，并输出同步后 的信号作为计数操作开始信号，所述调整单元基于所述计数操作开始信号生成用于锁存所述主时钟信号的相位信息 的锁存定时信号，并将所述锁存定时信号输出到所述时间量化器，并且 所述高位计数器由所述计数操作开始信号触发而开始计数操作。
3.根据权利要求2所述的积分型AD转换器，其中，所述时间量化器包括至少一个第一锁存器，它与所述比较器的输出信号同步地锁存包括所述主时钟信号的 多个时钟信号中除所述主时钟信号之外的时钟信号的相位信息；以及第二锁存器，它与所述锁存定时信号同步地锁存所述主时钟信号的相位信息。
4.根据权利要求3所述的积分型AD转换器，其中，所述第二锁存器输出作为所述主时 钟信号的反转逻辑值的值。
5.根据权利要求2 4中任一项所述的积分型AD转换器，所述积分型AD转换器包括 延迟单元，所述延迟单元使所述计数操作开始信号延迟以生成所述锁存定时信号，并且将 所述锁存定时信号输出到所述时间量化器。
6.一种固体摄像器件，其包括像素部，它具有用于进行光电转换的多个像素的矩阵阵列；和 像素信号读取部，它以多个像素为单位从所述像素部读取像素信号， 所述像素信号读取部具有积分型AD转换器，所述积分型AD转换器对应于像素的列设 置并将读取的模拟信号转换为数字信号， 各个所述积分型AD转换器包括多个比较器，它们被供给具有斜坡波形的基准电压，并使所供给的所述基准电压与从 对应的像素列读取的模拟信号的电位相比，比较器，它使从对应的像素列读取的模拟信号的电位与具有电压值随时间线性变化的 斜坡波形的基准电压相比，高位计数器，它在所述比较器的输出信号的反转的触发下，开始或停止对主时钟信号 的每个周期的计数操作，时间量化器，它使用包括不同相位的所述主时钟信号的多个时钟信号在所述比较器的输出信号反转的时刻锁存相位信息，并对锁存的相位信息的值进行解码，以便输出具有比 时钟周期高的分辨率的低位，以及调整单元，它使所述比较器的输出信号与所述主时钟信号同步，并且通过使用由同步 操作得到的信号决定所述高位计数器的操作开始和停止的时刻以及用于锁存所述主时钟 信号的相位信息的值。
7. 一种照相机系统，所述照相机系统包括固体摄像器件和在所述固体摄像器件上形成 物体的图像的光学系统， 所述固体摄像器件包括像素部，它具有用于进行光电转换的多个像素的矩阵阵列；和 像素信号读取部，它以多个像素为单位从所述像素部读取像素信号， 所述像素信号读取部具有积分型AD转换器，所述积分型AD转换器对应于像素的列设 置并将读取的模拟信号转换为数字信号， 各个所述积分型AD转换器包括多个比较器，它们被供给具有斜坡波形的基准电压，并使所供给的所述基准电压与从 对应的像素列读取的模拟信号的电位相比，比较器，它使从对应的像素列读取的模拟信号的电位与具有电压值随时间线性变化的 斜坡波形的基准电压相比，高位计数器，它在所述比较器的输出信号的反转的触发下，开始或停止对主时钟信号 的每个周期的计数操作，时间量化器，它使用包括不同相位的所述主时钟信号的多个时钟信号在所述比较器的 输出信号反转的时刻锁存相位信息，并对锁存的相位信息的值进行解码，以便输出具有比 时钟周期高的分辨率的低位，以及调整单元，它使所述比较器的输出信号与所述主时钟信号同步，并且通过使用由同步 操作得到的信号决定所述高位计数器的操作开始和停止的时刻以及用于锁存所述主时钟 信号的相位信息的值。
全文摘要
一种积分型AD转换器、固体摄像器件和照相机系统。所述积分型AD转换器包括比较器，它使输入电压与基准电压相比，所述基准电压具有电压值随时间线性变化的斜坡波形；高位计数器，它在所述比较器的输出信号的反转的触发下，开始或停止对主时钟信号的每个周期的计数操作；时间量化器，它使用包括不同相位的所述主时钟信号的多个时钟信号在输出信号反转的时刻锁存相位信息，并对锁存的相位信息的值进行解码，以便输出具有比时钟周期高的分辨率的低位；以及调整单元，它使输出信号与所述主时钟信号同步，并且通过使用由同步操作得到的信号决定所述高位计数器的操作开始和停止的时刻以及用于锁存所述主时钟信号的相位信息的值。因此，能够防止出现火花误差。
文档编号H03M1/08GK101873136SQ20101014868
公开日2010年10月27日 申请日期2010年4月16日 优先权日2009年4月24日
发明者高桥知宏 申请人:索尼公司