专利名称：时钟信号保护的装置、方法及时钟检测补偿电路的制作方法
技术领域：
本发明涉及电路设计领域，特别是涉及一种时钟信号保护的装置、一种时钟信号保护的方法及一种时钟检测补偿电路。
背景技术：
对于数字通信网来说，它需要提供多种不同应用的业务并保证各种业务的质量， 从普通业务到智能增值业务，从语音到数据、图像等综合业务，多种业务的并存使得系统的时钟问题显得越来越重要。稳定的时钟信号是数字通信网内各种设备正常工作的基础，如果没有良好的时钟信号，数字信息在传递过程中就不可避免地会出现误码、滑码等现象，从而造成通信质量的下降。根据业务的不同，它的影响程度也不同。例如，某些需要时钟的芯片，如果输入的时钟出现不连续或干扰，就会导致该芯片内的状态机混乱，使芯片工作出现异常，即使在时钟信号恢复后，芯片仍然无法回到正常工作状态。如果该芯片所负责的功能重要，就会对通信系统正常工作造成严重影响。为维护时钟信号的稳定性和可靠性，现有技术中通常采用如图1所示的时钟信号装置，该装置主要包括时钟检测模块101和时钟选择模块102，其中，所述时钟检测模块用于接收输入时间(如图1中的输入时钟f0、输入时钟fl)和本地参考时钟(在时钟系统板卡上的备用时钟，与输入时钟的频率相同，但时钟精度和稳定度要差于输入时钟，在系统中只能短时间使用，工作时间一般不超过100秒)，并对输入的时钟在一定时间周期内(如1000 个时钟周期)，依照本地参考时钟对输入的时钟个数进行统计，判断在一定时间内，统计结果是否是预定结果，并相应输出检测结果(如图1中的检测结果0和检测结果1)；具体为， 如果是，则检测结果为输入时钟信号正常指示，如果不是，则检测结果为输入时钟信号故障指示。所述时钟选择模块102用于通过检测结果(如图1所示的输入时钟fO的检测结果0和输入时钟fl的检测结果1)，对输入时钟进行切换，并输出最终的输出时钟f。例如， 如果fO路时钟故障，fl路时钟正常，则将时钟切换到fl时钟，同时，时钟故障指示信号输出告警；如果fl时钟也不正常，就切换到本地参考时钟，同时，时钟故障指示信号输出告警； 如果fO路时钟故障恢复，那么在切换到fO路时钟。然而，这种现有技术存在以下缺点1、时钟检测模块只是对输入的时钟个数进行统计，由于本地参考时钟与输入时钟不是同一个时钟源，输入时钟一般来自通信系统的网同步或较高精度的时钟参考源，时钟精度优于+/_4.6PPM(part per million的缩写，表示百万分之几)，因而本地参考时钟的精度要远低于输入时钟的精度，在这种情况下，本地参考时钟与输入时钟频率则会产生一定的频率偏差(一般在+/-50PPM左右)，因此检测时间要大于某个时间段，如果时钟丢失，那么检测结果不能很快指示。在此过程中，时钟选择模块仍然要选择该路时钟输出，就会造成输出时钟f丢失很多时钟周期(如果检测使用的是1000个时钟周期作为判断门限，那么输
5出就劣化1000个时钟周期)，在对时钟质量要求较严格的芯片，这一个过程就会造成该芯片工作异常，并且在时钟恢复后也无法正常工作，后果非常严重，这是在系统中绝对不允许出现的；2、目前，很多需要时钟信号的芯片对输入时钟的占空比有很严格的需求(一般 40-60% )，但现有技术无法检测占空比的变化；3、现有设计对输入时钟的毛刺无法直接检测，只能通过统计时钟个数的方法经过一段时间才可以反映出来。在反映出来之前，可能系统已经故障。另外，检测电路也检测不出少量毛刺的情况。因此，目前需要本领域技术人员迫切解决的一个技术问题就是如何能够创新地提出一种时钟信号保护的装置及方法，以快速检测并修复占空比、时钟丢失及劣化的情形， 保证时钟信号的高稳定性和可靠性。
发明内容
本发明所要解决的技术问题是提供一种时钟信号保护的装置、方法及一种时钟检测补偿电路，以快速检测并修复占空比、时钟丢失及劣化的情形，保证时钟信号的高稳定性和可靠性。为了解决上述技术问题，本发明实施例公开了一种时钟信号保护的装置，包括输入时钟检测模块，用于检测输入时钟，并依据检测结果产生时钟选择信号；输出时钟选择模块，用于依据所述时钟选择信号确定中间输出时钟；输出时钟检测模块，用于检测所述中间输出时钟是否正常；时钟补偿输出模块，用于在检测到中间输出时钟出现异常时，修复所述中间输出时钟并进行输出；以及，在检测到中间输出时钟恢复正常并满足预设时钟周期时，切换至该中间输出时钟进行输出。优选的，所述输出时钟检测模块包括数组写入子模块，用于依据高频参考时钟将所述中间输出时钟的信号数据连续写入数组中；数据解析子模块，用于判断当前写入的数组值是否符合正常值，若是，则判定所述中间输出时钟正常；若否，则判定所述中间输出时钟异常。优选的，所述数组写入子模块包括D触发器组件及数组逻辑电路，其中，所述数组逻辑电路中包括多个存储单元，所述存储单元的长度由当前中间输出时钟和高频参考时钟确定；所述D触发器组件中D触发器的个数依据所述存储单元的长度相应设置，D触发器的数据端连接中间输出时钟信号，输出端连接至下一个D触发器的数据端和数组逻辑电路中对应的存储单元，时钟端连接高频参考时钟信号；所述数据解析子模块为一比较电路；所述中间输出时钟的信号数据通过高频参考时钟被连续移位，写入至数组逻辑电路对应的存储单元中，生成相应的数组值。优选的，所述时钟补偿输出模块包括本地时钟切换子模块，用于在当前时钟周期检测到中间输出时钟出现异常时，在下一个时钟周期采用本地参考时钟修补或替换所述中间输出时钟后进行输出；时钟恢复处理子模块，用于在检测到中间输出时钟恢复正常并满足至少三个时钟周期时，切换至所述恢复正常的中间输出时钟进行输出。优选的，所述的装置，还包括故障统计模块，用于统计所述输入时钟无效的检测结果和/或所述中间输出时钟异常的检测结果。优选的，所述输入时钟具有多路，所述输入时钟检测模块包括统计子模块，用于依据本地参考时钟统计一定时间内输入时钟的个数，若所述输入时钟的个数在预置范围内，则触发正常输出子模块；否则，触发异常输出子模块；正常输出子模块，用于输出输入时钟有效的检测结果，并产生第一时钟选择信号， 所述第一时钟选择信号为选择该路输入时钟输出的信号；异常输出子模块，用于输出输入时钟无效的检测结果，阻断该路输入时钟，并产生第二时钟选择信号，所述第二时钟选择信号为切换至有效输入时钟的信号。优选的，所述数组逻辑电路为一种复杂可编程逻辑器件CPLD或一种现场可编程门阵列FPGA。本发明实施例还公开了一种时钟信号保护的方法，包括检测输入时钟，并依据检测结果产生时钟选择信号；依据所述时钟选择信号确定中间输出时钟；检测所述中间输出时钟是否正常，若检测到中间输出时钟出现异常，则修复所述中间输出时钟并进行输出；若检测到中间输出时钟恢复正常并满足预设时钟周期，则切换至该中间输出时钟进行输出。优选的，所述检测中间输出时钟是否正常的步骤包括依据高频参考时钟将所述中间输出时钟的信号数据连续写入数组中；判断当前写入的数组值是否符合正常值，若是，则判定所述中间输出时钟正常；若否，则判定所述中间输出时钟异常。优选的，所述检测到中间输出时钟出现异常时修复中间输出时钟并进行输出的步骤为在当前时钟周期检测到中间输出时钟出现异常时，在下一个时钟周期采用本地参考时钟修补或替换所述中间输出时钟后进行输出；所述检测到中间输出时钟恢复正常并满足预设时钟周期时切换至该中间输出时钟进行输出的步骤为在检测到中间输出时钟恢复正常并满足至少三个时钟周期时，切换至所述恢复正常的中间输出时钟进行输出。优选的，所述的方法，还包括统计所述输入时钟无效的检测结果和/或所述中间输出时钟异常的检测结果。优选的，所述输入时钟具有多路，所述检测输入时钟并依据检测结果产生时钟选择信号的步骤包括；依据本地参考时钟统计一定时间内输入时钟的个数，若所述输入时钟的个数在预置范围内，则输出输入时钟有效的检测结果，并产生第一时钟选择信号，所述第一时钟选择信号为选择该路输入时钟输出的信号；否则，输出输入时钟无效的检测结果，阻断该路输入时钟，并产生第二时钟选择信号，所述第二时钟选择信号为切换至有效输入时钟的信号。
本发明实施例还公开了一种时钟检测补偿电路，包括数组逻辑电路，包括多个存储单元，所述存储单元的长度由当前中间输出时钟和高频参考时钟确定；D触发器组件，包括依据所述存储单元的长度相应设置的多个D触发器，所述D触发器的数据端连接中间输出时钟信号，输出端连接至下一个D触发器的数据端和数组逻辑电路中对应的存储单元，时钟端连接高频参考时钟信号；所述中间输出时钟的信号数据通过高频参考时钟被连续移位，写入至数组逻辑电路对应的存储单元中，生成相应的数组值；比较电路，用于判断当前写入的数组值是否符合正常值，若是，则判定所述中间输出时钟正常；若否，则判定所述中间输出时钟异常；判断电路，用于在检测到中间输出时钟出现异常时，产生第一输出时钟信号；以及，在检测到中间输出时钟恢复正常并满足预设时钟周期时，产生第二输出时钟信号；所述第一输出时钟信号为本地参考时钟信号；所述第二输出时钟信号为恢复正常的中间输出时钟信号；选择电路，连接本地参考时钟信号及中间输出时钟，用于依据所述第一输出时钟信号输出本地参考时钟；以及，依据所述第二输出时钟信号输出恢复正常的中间输出时钟。与现有技术相比，本发明具有以下优点首先，本发明采用数组值解析的方式，可以同时、快速检测输出时钟(本发明实施例中的中间输出时钟)在输出过程中占空比、时钟丢失及劣化的情形，并对损伤的时钟及时修复，以实现时钟的无缝切换；以及，采用防抖机制在该输出时钟恢复正常后，确保其经过一定周期的稳定，才切换至该时钟进行输出，从而有效保证了时钟信号的高稳定性和可靠性；本发明可广泛应用于数字通信领域中需要高稳定时钟的设备中，能高效地提高业务传输的稳定性和准确性。再者，本发明结构灵活，可以根据具体需要调整设计或进行多种组合，电路成本较低。
图1是现有技术中常用的时钟信号保护装置的结构图；图2是本发明的一种时钟信号保护装置实施例的结构框图；图3a、图3b和图3c是本发明的一种中间输出时钟异常情况的波形示意图；图4是本发明的一种中间输出时钟检测模块的具体电路示例的结构图；图5是本发明的一种时钟补偿输出模块的具体电路示例的结构图；图6是应用本发明进行时钟补偿的波形示意图；图7是本发明的一种时钟信号保护的方法实施例1的流程图；图8是本发明的一种时钟信号保护的方法实施例2的流程图；图9是本发明的一种时钟检测补偿电路的结构图。
具体实施例方式为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实
8施方式对本发明作进一步详细的说明。本发明实施例的核心构思之一在于，快速检测中间输出时钟在输出过程中是否出现故障，若是，则及时修复所述中间输出时钟，并将所述修复后的时钟作为最终的输出时钟进行输出；若检测到中间输出时钟恢复正常并稳定一定周期，则切换至该中间输出时钟，并将该恢复正常的中间输出时钟作为最终的输出时钟进行输出。参考图2，示出了本发明的一种时钟信号保护的装置实施例的结构框图，具体可以包括以下模块输入时钟检测模块201，用于检测输入时钟，并依据检测结果产生时钟选择信号；输出时钟选择模块202，用于依据所述时钟选择信号确定中间输出时钟；输出时钟检测模块203，用于检测所述中间输出时钟是否正常；时钟补偿输出模块204，用于在检测到中间输出时钟出现异常时，修复所述中间输出时钟，并将该修复后的时钟作为最终的输出时钟进行输出；以及，在检测到中间输出时钟恢复正常并满足预设时钟周期时，切换至该中间输出时钟，将该恢复正常的中间输出时钟作为最终的输出时钟进行输出。在具体实现中，所述输入时钟通常具有多路，在本发明的一种优选实施例中，所述输入时钟检测模块201具体可以包括以下子模块统计子模块，用于依据本地参考时钟统计一定时间内输入时钟的个数，若所述输入时钟的个数在预置范围内，则触发正常输出子模块；否则，触发异常输出子模块；正常输出子模块，用于输出输入时钟有效的检测结果，并产生第一时钟选择信号， 所述第一时钟选择信号为选择该路输入时钟输出的信号；异常输出子模块，用于输出输入时钟无效的检测结果，阻断该路输入时钟，并产生第二时钟选择信号，所述第二时钟选择信号为切换至有效输入时钟的信号。假设当前有两路输入时钟f0和fl分别接入输入时钟检测模块a和b，同时，所述输入时钟检测模块a和b还连接本地参考时钟。在这种情况下，输入时钟检测模块a会依据接入的本地参考时钟统计一定时间内的输入时钟f0的个数，输入时钟检测模块b会依据接入的本地参考时钟统计一定时间内的输入时钟fl的个数。若时钟个数在预置范围内，则认为输入时钟正常；否则认为输入时钟异常。例如，如果要检测的输入时钟是10MHz，本地参考时钟是10MHz，本地参考时钟精度低于+/-100PPM，输入时钟频率变化范围为+/-10PPM，保证时钟稳定监测。在这种情况下，可以设置输入时钟与本地参考时钟的偏差范围为，不超过+/-200PPM;并且，设置检测统计时间为100ms，则在这个时间范围内，统计值超过+/-200个计数，就认为输入时钟出现故障，在这个范围内，就认为输入时钟正常。在实际中，若当前的输入时钟正常，则可以直接选择该路时钟为中间输出时钟，即可以产生选择该路输入时钟输出的时钟选择信号(第一时钟选择信号)；若当前输入时钟异常，则不选择当前输入时钟，而选择切换到正常的输入时钟进行输出(第二时钟选择信号)，例如，如果当前输入时钟f0出现故障，而fl正常，那么产生的时钟选择信号为选择输出Π路时钟信号。输出时钟选择模块202会依据所述输入时钟检测模块201产生的时钟选择信号确定当前的中间输出时钟f，如为输入时钟fo、输入时钟fl或本地参考时钟。
由于输入时钟检测模块对输入时钟的检测原理是基于时钟个数的统计结果做出的，因而，中间输出时钟f(延用上例，可能是输入时钟f0或输入时钟fl)在输出过程中，往往可能出现以下几种故障的情形1)检测到一路输入时钟有故障，切换到另一路时钟后，中间丢失了一些时钟周期； 具体可以参考图3a所示的两种波形，在检测到中间输出时钟f为输入时钟f0并出现故障时，切换到输入时钟Π的瞬间会劣化时钟。2)输入时钟信号是差分信号，但是有一极(正极或负极)短路或断路的，造成占空比劣化，但没有检测到输入时钟异常，继续输出原来的时钟；具体可以参考图3b所示的当中间输出时钟f为输入时钟f0时出现占空比劣化时的两种波形。3)由于电磁干扰或插拔时钟传输的电缆造成时钟存在毛刺，即时钟劣化，但劣化时间较短，没有检测到时钟异常，继续输出原来的时钟，具体可以参考图3c所示的中间输出时钟f为输入时钟f0时出现时钟劣化(毛刺)的波形图。所述输出时钟检测模块203即用于检测出上述中间输出时钟故障的情况。在本发明的一种优选实施例中，所述输出时钟检测模块203具体可以包括以下子模块数组写入子模块，用于依据高频参考时钟将所述中间输出时钟的信号数据连续写入数组中；数据解析子模块，用于判断当前写入的数组值是否符合正常值，若是，则判定所述中间输出时钟正常；若否，则判定所述中间输出时钟异常。为使本领域技术人员更好地理解本发明，以下提供一种输出时钟检测模块的具体电路示例。参考图4，所述输出时钟检测模块具体可以包括D触发器组件41、数组逻辑电路42 和比较电路43 ；其中，所述数组逻辑电路42中包括多个存储单元，用于存储D触发器在高频参考时钟的作用下写入的值，数组的左边可以设置为0位，右边可以设置为第η位，优选的是，所述数组逻辑电路可以采用复杂可编程逻辑器件CPLD或现场可编程门阵列FPGA实现。需要说明的是，所述数组中存储单元的长度是依据当前中间输出时钟和高频参考时钟确定的。所述D触发器组件41中D触发器(DFF)的个数依据所述存储单元的长度相应设置，D触发器的数据端(D端)连接中间输出时钟f，输出端(Q端)连接至下一个D触发器的数据端和数组逻辑电路42中对应的存储单元，时钟端连接高频参考时钟信号；在具体应用中，所述中间输出时钟的信号数据将通过高频参考时钟被连续移位， 写入至数组逻辑电路对应的存储单元中，从而生成相应的数组值。比较电路43则主要用于对数组的内容进行解析，通过分析数组中的内容，判断时钟是否连续、占空比是否正确，并输出判断结果。例如，当前检测的中间输出时钟f的参考频率为10MHz，高频参考时钟为250MHz， 那么可以获得数组每位之间的间隔是4ns，η = 25时，可以装下一个IOMHz时钟；η = 14 时，可以装0.6个时钟周期；将时钟的冗余误差考虑在内，设计η = 14，则数组的正常值应当为数组正常值(0,1,... ,10) = (00000000000)；
数组正常值(0,1,..,10) = (10000000000)；
数组正常值(0,1,..,10) = (11000000000)；
数组正常值(0,1,..,10) = (11100000000)；
数组正常值(0,1,..,10) = (11110000000)；
数组正常值(0,1,..,10) = (11111000000)；
数组正常值(0,1,..,10) = (11111100000)；
数组正常值(0,1,..,10) = (11111110000)；
数组正常值(0,1,..,10) = (11111111000)；
数组正常值(0,1,..,10) = (11111111100)；
数组正常值(0,1,..,10) = (11111111110)；
数组正常值(0,1,..,10) = (11111111111)；
数组正常值(0,1,..,10) = (01111111111)；
数组正常值(0,1,..,10) = (00111111111)；
数组正常值(0,1,..,10) = (00011111111)；
数组正常值(0,1,..,10) = (00001111111)；
数组正常值(0,1,..,10) = (00001111111)；
数组正常值(0,1,..,10) = (00000111111)；
数组正常值(0,1,..,10) = (00000011111)；
数组正常值(0,1,..,10) = (00000001111)；
数组正常值(0,1,..,10) = (00000000111)；
数组正常值(0,1,..,10) = (00000000011)；
数组正常值(0,1,..,10) = (00000000001)；
数组正常值(0,1,..,10) = (00000000000)；比较电路通过对比当前数组值与上述数组正常值即可快速判定当前中间输出时钟是否出现异常。例如，如果数组值未对应上述正常值，则表示时钟有大于4ns的时钟干扰，即出现时钟劣化的情形。或如，如果数组值为数组值(0，1，...，14)= (000000000000000)；数组值(0，1，...，14)= (111111111111111)。则说明时钟占空比超过40-60%的范围(占空比劣化)，或出现时钟丢失的情形。当然，上述输出时钟检测模块的具体电路仅仅用作一种示例，本领域技术人员采用其它电路实现均是可行的，本发明对此无需加以限制。本发明对于检测到异常的中间输出时钟，采用一种防抖机制进行处理，以避免时钟乒乓切换，造成时钟的不稳定。具体而言，通过设置一个防抖门限(包括异常时切换的时钟周期和恢复正常后稳定的时钟周期)，在检测到中间输出时钟出现异常时，经过很短的时钟周期(如1个周期)修复时钟；但在异常的中间输出时钟又恢复正常后，需要稳定一段时钟周期(如3-10个时钟周期)后，才能被切换回来。作为一种具体应用的示例，所述时钟补偿输出模块204具体可以包括以下子模块本地时钟切换子模块，用于在当前时钟周期检测到中间输出时钟出现异常时，在下一个时钟周期采用本地参考时钟修补或替换所述中间输出时钟后进行输出；时钟恢复处理子模块，用于在检测到中间输出时钟恢复正常并满足至少三个时钟周期时，切换至所述恢复正常的中间输出时钟进行输出。为使本领域技术人员更好地理解本发明，以下提供一种时钟补偿输出模块的具体电路示例。参考图5，所述时钟补偿输出模块可以包括判断电路51和选择电路52，所述判断电路51中设置有防抖门限值，其输入端与时钟输出检测模块(图中未示出)连接，依据中间输出时钟异常的信号触发，经过防抖门限的判断，确定产生哪一路时钟的选择信号，并将该信号输出至选择电路52 ；所述选择电路52的输入端连接本地参考时钟和中间输出时钟 f，用于依据判断电路输出的时钟选择信号，选择相应的时钟fout进行输出。例如，如果在当前时钟周期检测到中间输出时钟f(选择输出的输入时钟f0)出现异常，那么在下一个时钟周期马上切换到本地参考时钟，此时本地参考时钟就替代了故障的时钟，如图6中第二段波形所示的补偿丢失时钟的示意，以及第三段波形所示的处理完占空比劣化或时钟劣化(毛刺)后的示意；当故障时钟f0恢复正常后，那么判断电路很快就能判断出输入时钟正常了，那么经过防抖门限稳定一定的时钟周期后，又迅速切换到目前已正常的时钟f0进行输出。通过本发明的处理，设备时钟在各种情况下的切换或是干扰，都可以通过使用本地参考时钟补齐或替代损伤的时钟，尽管在补偿过程中会有微小的偏差，但对设备芯片是不会产生影响的。实际中还有可能出现一种较为极端的情形，即当前的多路输入时钟均出现故障， 如上述输入时钟fO和fl均出现故障，这种情况即图3a中所示的丢失时钟时间无限长的情形，在这种情况下，应用本发明实施例会持续采用本地参考时钟进行补偿，从而可以有效保证时钟信号的稳定有效。作为另一优选实施例，本发明的时钟信号保护装置中还可以设置故障统计模块， 用于统计所述输入时钟无效的检测结果和/或所述中间输出时钟异常的检测结果。具体而言，所述故障统计模块的输入端可以与输入时钟检测模块201以及输出时钟检测模块203连接，对输入的输入时钟检测结果和中间输出时钟异常的检测结果的变化次数进行统计，并输出统计结果；用以为将来查询故障原因留一个检测接口，即作为该电路的测试维护接口。需要说明的是，在本发明实施例中，对输入时钟仅提供了两路的示例，然而，本领域技术人员易于想到的是，在多路输入时钟的情况下，本发明具体方案的应用都是可行的， 故任一种多路输入时钟的应用均是本发明的实施方案，但是由于篇幅限制，本说明书在此就不赘述了。参考图7，示出了本发明的一种时钟信号保护的方法实施例1的流程图，具体可以包括以下步骤步骤701、检测输入时钟，并依据检测结果产生时钟选择信号；步骤702、依据所述时钟选择信号确定中间输出时钟；
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步骤703、检测所述中间输出时钟是否正常，若检测到中间输出时钟出现异常，则修复所述中间输出时钟并进行输出；若检测到中间输出时钟恢复正常并满足预设时钟周期，则切换至该中间输出时钟进行输出。在具体实现中，所述输入时钟通常具有多路，在本发明的一种优选实施例中，所述步骤701可以包括以下子步骤子步骤Si、依据本地参考时钟统计一定时间内输入时钟的个数，若所述输入时钟的个数在预置范围内，则输出输入时钟有效的检测结果，并产生第一时钟选择信号，所述第一时钟选择信号为选择该路输入时钟输出的信号；否则，输出输入时钟无效的检测结果，阻断该路输入时钟，并产生第二时钟选择信号，所述第二时钟选择信号为切换至有效输入时钟的信号。为方便对电路进行测试和维护，在本发明实施例中，还可以包括以下步骤统计所述输入时钟无效的检测结果和/或所述中间输出时钟异常的检测结果。参考图8，示出了本发明的一种时钟信号保护的方法实施例2的流程图，具体可以包括以下步骤步骤801、检测输入时钟，并依据检测结果产生时钟选择信号；步骤802、依据所述时钟选择信号确定中间输出时钟；步骤803、依据高频参考时钟将所述中间输出时钟的信号数据连续写入数组中；步骤804、判断当前写入的数组值是否符合正常值，若否，则执行步骤805 ；若是， 则执行步骤806 ；步骤805、判定所述中间输出时钟异常，在下一个时钟周期采用本地参考时钟修补或替换所述中间输出时钟后进行输出，并返回步骤804 ；步骤806、在检测到异常的中间输出时钟恢复正常后并满足至少三个时钟周期，切换至该中间输出时钟进行输出。由于本发明的方法实施例基本相应于前述的装置实施例，故本实施例的描述中未详尽之处，可以参见前述实施例中的相关说明，在此就不赘述了。需要说明的是，对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明并不受所描述的动作顺序的限制，因为依据本发明，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本发明所必须的。参考图9，示出了本发明的一种时钟检测补偿电路的结构图，具体可以包括数组逻辑电路91，包括多个存储单元，所述存储单元的长度由当前中间输出时钟和高频参考时钟确定；用于存储D触发器在高频参考时钟的作用下写入的值。在实际中，数组的左边可以设置为0位，右边可以设置为第η位，优选的是，所述数组逻辑电路可以采用复杂可编程逻辑器件CPLD或现场可编程门阵列FPGA实现。D触发器组件92，包括依据所述存储单元的长度相应设置的多个D触发器，所述D 触发器的数据端连接中间输出时钟信号，输出端连接至下一个D触发器的数据端和数组逻辑电路中对应的存储单元，时钟端连接高频参考时钟信号。在具体应用中，所述中间输出时钟的信号数据将通过高频参考时钟被连续移位，写入至数组逻辑电路对应的存储单元中，从而生成相应的数组值。比较电路93，用于判断当前写入的数组值是否符合正常值，若是，则判定所述中间输出时钟正常；若否，则判定所述中间输出时钟异常。上述数组逻辑电路91、D触发器组件92和比较电路93主要用于完成中间输出时钟是否出现故障的检测功能。判断电路94，用于在检测到中间输出时钟出现异常时，产生第一输出时钟信号； 以及，在检测到中间输出时钟恢复正常并满足预设时钟周期时，产生第二输出时钟信号；所述第一输出时钟信号为本地参考时钟信号；所述第二输出时钟信号为恢复正常的中间输出时钟信号。选择电路95，连接本地参考时钟信号及中间输出时钟，用于依据所述第一输出时钟信号输出作为最终输出时钟fout的本地参考时钟；以及，依据所述第二输出时钟信号输出作为最终输出时钟fout的恢复正常的中间输出时钟。上述判断电路94和选择电路95主要用于完成中间输出时钟出现故障时的时钟修复功能。由于本实施例相应于前述的装置实施例相应部分的描述，故本实施例的描述中未详尽之处，可以参见前述实施例中的相关说明，在此就不再赘述了。需要说明的是，本发明中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的
要素。在没有更多限制的情况下，由语句“包括一个......”限定的要素，并不排除在包括
所述要素的过程、方法、物品或者设备中还存在另外的相同要素。以上对本发明所提供的一种时钟信号保护的装置、一种时钟信号保护的方法及一种时钟检测补偿电路进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式
及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
1权利要求
1.一种时钟信号保护的装置，其特征在于，包括输入时钟检测模块，用于检测输入时钟，并依据检测结果产生时钟选择信号；输出时钟选择模块，用于依据所述时钟选择信号确定中间输出时钟；输出时钟检测模块，用于检测所述中间输出时钟是否正常；时钟补偿输出模块，用于在检测到中间输出时钟出现异常时，修复所述中间输出时钟并进行输出；以及，在检测到中间输出时钟恢复正常并满足预设时钟周期时，切换至该中间输出时钟进行输出。
2.如权利要求1所述的装置，其特征在于，所述输出时钟检测模块包括数组写入子模块，用于依据高频参考时钟将所述中间输出时钟的信号数据连续写入数组中；数据解析子模块，用于判断当前写入的数组值是否符合正常值，若是，则判定所述中间输出时钟正常；若否，则判定所述中间输出时钟异常。
3.如权利要求2所述的装置，其特征在于，所述数组写入子模块包括D触发器组件及数组逻辑电路，其中，所述数组逻辑电路中包括多个存储单元，所述存储单元的长度由当前中间输出时钟和高频参考时钟确定；所述D触发器组件中D触发器的个数依据所述存储单元的长度相应设置，D触发器的数据端连接中间输出时钟信号，输出端连接至下一个D触发器的数据端和数组逻辑电路中对应的存储单元，时钟端连接高频参考时钟信号；所述数据解析子模块为一比较电路；所述中间输出时钟的信号数据通过高频参考时钟被连续移位，写入至数组逻辑电路对应的存储单元中，生成相应的数组值。
4.如权利要求1、2或3所述的装置，其特征在于，所述时钟补偿输出模块包括本地时钟切换子模块，用于在当前时钟周期检测到中间输出时钟出现异常时，在下一个时钟周期采用本地参考时钟修补或替换所述中间输出时钟后进行输出；时钟恢复处理子模块，用于在检测到中间输出时钟恢复正常并满足至少三个时钟周期时，切换至所述恢复正常的中间输出时钟进行输出。
5.如权利要求1所述的装置，其特征在于，还包括故障统计模块，用于统计所述输入时钟无效的检测结果和/或所述中间输出时钟异常的检测结果。
6.如权利要求1所述的装置，其特征在于，所述输入时钟具有多路，所述输入时钟检测模块包括统计子模块，用于依据本地参考时钟统计一定时间内输入时钟的个数，若所述输入时钟的个数在预置范围内，则触发正常输出子模块；否则，触发异常输出子模块；正常输出子模块，用于输出输入时钟有效的检测结果，并产生第一时钟选择信号，所述第一时钟选择信号为选择该路输入时钟输出的信号；异常输出子模块，用于输出输入时钟无效的检测结果，阻断该路输入时钟，并产生第二时钟选择信号，所述第二时钟选择信号为切换至有效输入时钟的信号。
7.如权利要求3所述的装置，其特征在于，所述数组逻辑电路为一种复杂可编程逻辑器件CPLD或一种现场可编程门阵列FPGA。
8.—种时钟信号保护的方法，其特征在于，包括检测输入时钟，并依据检测结果产生时钟选择信号；依据所述时钟选择信号确定中间输出时钟；检测所述中间输出时钟是否正常，若检测到中间输出时钟出现异常，则修复所述中间输出时钟并进行输出；若检测到中间输出时钟恢复正常并满足预设时钟周期，则切换至该中间输出时钟进行输出。
9.如权利要求8所述的方法，其特征在于，所述检测中间输出时钟是否正常的步骤包括依据高频参考时钟将所述中间输出时钟的信号数据连续写入数组中；判断当前写入的数组值是否符合正常值，若是，则判定所述中间输出时钟正常；若否， 则判定所述中间输出时钟异常。
10.如权利要求8或9所述的方法，其特征在于，所述检测到中间输出时钟出现异常时修复中间输出时钟并进行输出的步骤为在当前时钟周期检测到中间输出时钟出现异常时，在下一个时钟周期采用本地参考时钟修补或替换所述中间输出时钟后进行输出；所述检测到中间输出时钟恢复正常并满足预设时钟周期时切换至该中间输出时钟进行输出的步骤为在检测到中间输出时钟恢复正常并满足至少三个时钟周期时，切换至所述恢复正常的中间输出时钟进行输出。
11.如权利要求8所述的方法，其特征在于，还包括统计所述输入时钟无效的检测结果和/或所述中间输出时钟异常的检测结果。
12.如权利要求8所述的方法，其特征在于，所述输入时钟具有多路，所述检测输入时钟并依据检测结果产生时钟选择信号的步骤包括；依据本地参考时钟统计一定时间内输入时钟的个数，若所述输入时钟的个数在预置范围内，则输出输入时钟有效的检测结果，并产生第一时钟选择信号，所述第一时钟选择信号为选择该路输入时钟输出的信号；否则，输出输入时钟无效的检测结果，阻断该路输入时钟，并产生第二时钟选择信号，所述第二时钟选择信号为切换至有效输入时钟的信号。
13.—种时钟检测补偿电路，其特征在于，包括数组逻辑电路，包括多个存储单元，所述存储单元的长度由当前中间输出时钟和高频参考时钟确定；D触发器组件，包括依据所述存储单元的长度相应设置的多个D触发器，所述D触发器的数据端连接中间输出时钟信号，输出端连接至下一个D触发器的数据端和数组逻辑电路中对应的存储单元，时钟端连接高频参考时钟信号；所述中间输出时钟的信号数据通过高频参考时钟被连续移位，写入至数组逻辑电路对应的存储单元中，生成相应的数组值；比较电路，用于判断当前写入的数组值是否符合正常值，若是，则判定所述中间输出时钟正常；若否，则判定所述中间输出时钟异常；判断电路，用于在检测到中间输出时钟出现异常时，产生第一输出时钟信号；以及，在检测到中间输出时钟恢复正常并满足预设时钟周期时，产生第二输出时钟信号；所述第一输出时钟信号为本地参考时钟信号；所述第二输出时钟信号为恢复正常的中间输出时钟信号；选择电路，连接本地参考时钟信号及中间输出时钟，用于依据所述第一输出时钟信号输出本地参考时钟；以及，依据所述第二输出时钟信号输出恢复正常的中间输出时钟。
全文摘要
本发明公开了一种时钟信号保护的装置，包括输入时钟检测模块，用于检测输入时钟，并依据检测结果产生时钟选择信号；输出时钟选择模块，用于依据所述时钟选择信号确定中间输出时钟；输出时钟检测模块，用于检测所述中间输出时钟是否正常；时钟补偿输出模块，用于在检测到中间输出时钟出现异常时，修复所述中间输出时钟并进行输出；以及，在检测到中间输出时钟恢复正常并满足预设时钟周期时，切换至该中间输出时钟进行输出。本发明可以快速检测并修复占空比、时钟丢失及劣化的情形，保证时钟信号的高稳定性和可靠性。
文档编号H03K5/135GK102223143SQ20101014805
公开日2011年10月19日 申请日期2010年4月16日 优先权日2010年4月16日
发明者何宇东 申请人:电信科学技术研究院