专利名称：一种适用于标准cmos工艺的负电压有效传输电路的制作方法
技术领域：
本发明涉及一种负电压有效采样和传输电路，特别是一种适用于标准CMOS工艺 的负电压有效采样和传输电路。
背景技术：
随着数字信号处理技术的不断发展，电子系统的数字化和集成化是必然趋势。然 而现实中的信号大都是连续变化的模拟量，需经过模数转换变成数字信号方可输入到数字 系统中进行处理和控制，因而模数转换器在未来的数字系统设计中是不可或缺的组成部 分。在宽带通信、数字高清电视和雷达等应用领域，系统要求模数转换器同时具有非常高的 采样速率和分辨率。这些应用领域的便携式终端产品对于模数转换器的要求不仅要高采样 速率和高分辨率，其功耗还应该最小化。目前，能够同时实现高采样速率和高分辨率的模数转换器结构为流水线结构模数 转换器。流水线结构是一种多级的转换结构，每一级使用低精度的基本结构的模数转换器， 输入信号经过逐级的处理，最后由每级的结果组合生成高精度的输出。其基本思想就是把 总体上要求的转换精度平均分配到每一级，每一级的转换结果合并在一起可以得到最终的 转换结果。由于流水线结构模数转换器可以在速度、功耗和芯片面积上实现最好的折中，因 此在实现较高精度的模数转换时仍然能保持较高的速度和较低的功耗。现有比较成熟的实现流水线结构模数转换器的方式是基于开关电容技术的流水 线结构。基于该技术的流水线模数转换器中采样保持电路和各个子级电路的工作也都必须 使用高增益和宽带宽的运算放大器。模数转换器的速度和处理精度取决于所使用高增益和 超宽带宽的运算放大器负反馈的建立速度和精度。因此该类流水线结构模数转换器设计的 核心是所使用高增益和超宽带宽的运算放大器的设计。这些高增益和宽带宽运算放大器的 使用限制了开关电容流水线模数转换器的速度和精度，成为该类模数转换器性能提高的主 要限制瓶颈，并且精度不变的情况下模数转换器功耗水平随速度的提高呈直线上升趋势。 要降低基于开关电容电路的流水线模数转换器的功耗水平，最直接的方法就是减少或者消 去高增益和超宽带宽的运算放大器的使用。电荷耦合流水线模数转换器就是一种不使用高增益和超宽带宽的运算放大器的 模数转换器，该结构模数转换器具有低功耗特性同时又能实现高速度和高精度。电荷耦合 流水线模数转换器采用电荷耦合信号处理技术。电路中，信号以电荷包的形式表示，电荷 包的大小代表不同大小的信号量，不同大小的电荷包在不同存储节点间的存储、传输、加/ 减、比较等处理实现信号处理功能。通过采用周期性的时钟来驱动控制不同大小的电荷包 在不同存储节点间的信号处理便可以实现模数转换功能。一个电荷耦合流水线模数转换器通常包括以下模块(1) 一个电荷耦合采样保持 电路，其用于将模拟输入电压转换成对应大小成比例的电荷包，并将电荷包传输给第一级 子级电路；(2) N级基于电荷耦合信号处理技术的子级流水线电路，其用于对采样得到的电 荷包进行各种处理完成模数转换和余量放大，并将每一个子级电路的输出数字码输入到延
3时同步寄存器，且每一个子级电路输出的电荷包进入下一级重复上述过程；(3)最后一级 (第N+1级)电荷耦合子级流水线电路，其将第N级传输过来的电荷包重新转换成电压信 号，并进行最后一级的模数转换工作，并将本级电路的输出数字码输入到延时同步寄存器， 该级电路只完成模数转换，不进行余量放大；(4)延时同步寄存器，其用于对每个子流水级 输出的数字码进行延时对准，并将对齐的数字码输入到数字校正模块；(5)数字校正电路 模块，其用于接收同步寄存器的输出数字码，将接收的数字码进行移位相加，以得到模数转 换器数字输出码；(6)时钟信号产生电路，其用于提供前述所有电路模块工作需要的时钟 信号；(7)基准信号产生电路，其用于提供前述所有电路模块工作需要的基准信号和偏置 信号。要实现上述电荷耦合流水线模数转换器，最核心的一个问题就是电荷包的存储传 输、比较量化以及加减运算等关键步骤在现有的工艺条件下(特别是普通CMOS工艺)能够 精确地实现。如图1所示为一个基本的电荷传输单元及其电荷传输波形示意图，图1(a)中 电荷传输单元包括2个电荷传输控制开关12、13，一个连接在两个电荷传输控制开关之间 的电荷存储元件(电容15)，节点14为电荷包存储节点，节点11和16分别连接前一级和后 一级的电荷存储元件，电容15的底板Vet接电荷传输控制信号。图1 (b)所示为所述电荷传输单元的工作原理波形示意图。在t0时亥lj，电荷传输 控制信号Vet接高电平，电荷存储节点14的电压处于高电平14_1 ；tl时刻，电荷传输控制 开关12关闭(假设高电平有效)，存储在节点11的电荷包通过电荷传输控制开关12传输 到节点14，由于电子的注入，节点14的电压缓缓降低；t2时刻，电荷传输控制开关12打开 (低电平)，电荷包从节点11到节点14的传输工作完成，电荷传输完成之后节点14的电压 将稳定到14_2a，如果传输的电荷包较大，节点14的电压将稳定到14_2b ；t3时刻，电荷传 输控制信号Vet接低电平，节点14的电压将会被拉到一个很低的电位，但同时电荷传输控 制开关13关闭(高电平)，存储在节点14的电荷包通过电荷传输控制开关13传输到节点 16，由于电子的流出，节点14的电压缓缓抬高；t4时刻，当电荷传输控制开关13打开(低 电平)，电荷包从节点14到节点16的传输工作完成，电荷传输完成之后节点14的电压将稳 定到14_3，电压14_3只与电荷传输控制信号Vet和共模信号有关与输入电荷包大小没有关 系；在t5时刻，电荷传输控制信号Vet重新接高电平，电荷存储节点14的电压恢复到高电 平 14_4。可以看出在上述电荷传输的基本过程中，当电荷包开始由电荷存储节点14通过 电荷传输开关13向节点16传输时(即t3时刻)，由于电荷传输控制信号Vet接低电平， 节点14的电压将会被拉到一个很低的电位(如图1(b)所示)。若输入电荷包较小，节点 14的电位可能被拉低到14a ；若输入电荷包的电荷量较大，则节点14的电位可能被拉低到 14b，并且14b的电位可以是比GND还低的负电压。在电荷耦合流水线结构ADC中，输入信号通过电荷包的形式在各级电荷耦合子级 流水线电路进行逐级比较量化得到量化输出结果，而在各子级流水电路中，电荷包的比较 和量化正是通过在t2和t3时刻对电荷存储节点14上的电压变化量进行采样然后比较量 化实现。因此，电荷存储节点14上可能出现的负电压必须被有效地采样并进行传输。在现有的标准CMOS工艺中，采样开关通常采用各类M0S开关管实现，对于低电压 的传输一般采用NM0S开关管。若采用普通的衬底接地的NM0S开关管对上述电荷存储节点14上的电压进行传输，则当电荷存储节点14上出现负电压时，NM0S晶体管的源极或漏 极就会与负电压连接，只要该负压超过一定值时NM0S晶体管中寄生PN结将会出现正向导 通。对于深亚微米工艺，由于晶体管的阈值电压比较低，源或漏极出现的负电压不但会引起 NM0S晶体管的亚阈值漏电，而且也会引起晶体管寄生PN结的正向漏电，造成电路功耗的浪 费，同时带来电路的可靠性问题。有效传输负电压，不但可以减小电路中由负压引起的漏电，而且可以提高电路的
稳定性。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种适用于标准CMOS工艺的 负电压有效采样和传输电路，能够有效地控制负电压的传输，提高电路的稳定性，减小电荷 耦合流水线模数转换器电路中的漏电。按照本发明提供的技术方案，所述负电压有效传输电路包括一个NM0S晶体管、 一个正负电压时钟产生电路和一个负偏压产生电路；所述NM0S晶体管用于对负电压进行 采样传输；所述正负电压时钟产生电路用于控制NM0S晶体管导通或关断；所述负偏压产生 电路用于产生NM0S晶体管衬底电压偏置所需负电压；所述NM0S晶体管的源极、漏极中，一极连接至负电压产生节点，另一极连接所产 生负电压所要传输的目标节点；负偏压产生电路的输出连接至NM0S晶体管的衬底；正负电 压时钟产生电路的输出连接NM0S晶体管的栅极。所述正负电压时钟产生电路将交替输入为高电位和低电位的互补时钟信号转换 为交替输出高电位和负电位的具有正负电压摆幅的互补时钟输出信号；所述高电位为大于 零电位的正电压；所述低电位为零电压；所述负电位为小于零电位的负电压。所述正负电压时钟产生电路包括第一反向器、第二反向器，第一电容、第二电容， 第一 PM0S管、第二 PM0S管、第三PM0S管、第四PM0S管，第一 NM0S管、第二 NM0S管；其中，第一反向器的输入端连接到正负电压时钟产生电路的输入时钟信号CKp，第 一反向器的输入端还连接到第一电容的上极板；第一反向器的输出端连接到第一 PM0S管 和第一 NM0S管的栅极；第一 PM0S管和第一 NM0S管的漏极连接到正负电压时钟产生电路的 输出时钟信号CKop ；第一 PM0S管的源极连接到电源电压；第一 NM0S管的衬底连接到它自 身的源极，第一 NM0S管的源极连接到第一电容的下极板，第一 NM0S管的源极还连接到第三 PM0S管的栅极和第四PM0S管的源极；第二反向器的输入端连接到正负电压时钟产生电路的另外一路互补输入时钟信 号CKn，第二反向器的输入端还连接到第二电容的上极板；第二反向器的输出端连接到第 二 PM0S管和第二 NM0S管的栅极；第二 PM0S管和第二 NM0S管的漏极连接到正负电压时钟 产生电路的另外一路互补输出时钟信号CKon;第二 PM0S管的源极连接到电源电压；第二 NM0S管的衬底连接到它自身的源极，第二 NM0S管的源极连接到第二电容的下极板，第二 NM0S管的源极还连接到第三PM0S管的源极和第四PM0S管的栅极；第三PM0S管和第四PM0S管的漏极连接到零电位。所述第一 PM0S管、第二 PM0S管、第三PM0S管和第四PM0S管的衬底全部连接到电 源电压。
本发明的优点是通过降采样NM0S开关管的衬底电压Vsub连接至一个比所要传 输负电压更低的电压，避免了 NM0S晶体管寄生PN结的正向导通，不但可以减小电路中由负 压引起的漏电，而且可以提高电路的稳定性；还通过使用一种高可靠性的新颖的正负电压 时钟产生电路产生具有正负电压的时钟控制信号使低阈值电压M0S管进行有效导通和关 断。
图1为基本的电荷传输单元及其电荷传输波形示意图；图2为NM0S电压传输开关电路符号和剖面结构图；图3为本发明负电压有效传输电路框图；图4为正负电压时钟产生电路原理图及其负电压时钟产生过程波形图；图5为正负电压时钟产生电路负电压时钟产生过程仿真波形图；图6为衬底负偏压产生电路原理图；图7为使用本发明的电荷比较量化电路原理图。
具体实施例方式下面将结合附图对本发明优选实施方案进行详细说明。图2为NM0S电压传输开关管纵向剖面结构图，其中图2(a)所示为普通衬底接地 的NM0S管及其纵向剖面图。可以看出，在P型衬底和N型有源区之间会形成寄生PN结。在 CMOS工艺中，为防止晶体管中寄生PN结的正向导通，NM0S晶体管的衬底P阱连接电源地。 如果电路传输负电压，NM0S管的源极或漏极就会与负电压连接。对于深亚微米工艺，由于 晶体管的阈值电压比较低，源或漏极较小的负电压不但会引起NM0S晶体管的亚阈值漏电， 而且也会引起晶体管寄生PN结的正向漏电，造成电路路功耗的浪费，因此必须采取措施减 小晶体管的漏电。为克服上述由于传输负电压过程中可能出现的衬底接地NM0S晶体寄生PN结的正 向导通，可以将NM0S晶体管的衬底连接到一个比所要传输负电压更低的负电压，使寄生PN 结始终处于反偏状态。在现代深亚微米深N-well工艺中，通过采用如图2(b)所示的双阱 结构，将NM0S管制作在P-well中，而P-well由深N阱(de印n-well)与下面的P型衬底 (p-sub)隔离开。通过将图2(b)的NM0S管衬底电压Vsub连接至一个比所要传输负电压更 低的电压，则前述由于传输负电压过程中可能出现的衬底接地NM0S晶体寄生PN结的正向 导通将可以避免。由于在A/D转换器中采样开关一般均需要周期性地导通或断开，在对负电压进行 采样传输时，采样开关同样必须能正常地导通和关断。上述在NM0S管衬底电压Vsub连接至 一个比所要传输负电压更低的电压的方法可以较好的解决NM0S采样开关寄生PN结的漏电 流问题，但是该方法同时降低了 NM0S晶体管的导通阈值电压，并且可能使阈值电压变为负 值，因此采样M0S开关的控制时钟的电平必须相应地作出调整。在传输负电压信号时，采样 开关的控制时钟在开关处于导通采样相时其开关电位应尽量高和普通开关相同；然而在开 关处于关断保持相时，若和普通时钟信号一样采用零电位的话，则可能出现采样开关没有 关断的情况，因此时钟在开关关断相时的电位同样应该使用足以保证开关关断的负电压。
综上所述，要实现对一个负电压的采样和传输，采样NM0S开关管的衬底电压Vsub 必须连接至一个比所要传输负电压更低的电压，并且其开关控制时钟必须使用可以有效导 通和关断低阈值电压M0S管的正、负电压时钟。图3所示即为本发明用于电荷耦合流水线模数转换器的负电压有效传输电路的 结构图。本发明的负电压有效传输电路30，包括一个对电荷存储节点304所产生负电压 进行采样传输的NM0S晶体管301 ；—个用于控制采样开关NM0S管导通或关断，变替输出高 电平(VDD)和低电平(负电压)的正负电压时钟产生电路303 ；—个用于产生NM0S采样开 关管衬底电压偏置所需负电压的负偏压产生电路302。其中NM0S采样开关管301的源、漏极中的一级连接至电荷存储节点，另一级连接 到所产生负电压所要传输的目标节点。该目标端点为电荷耦合流水线模数转换器的内部信 号处理电路，可以是量化比较器，也可以是共模或者是差模信号检测电路等其他电路；负偏 压产生电路302的输出连接至NM0S采样开关管的衬底提供衬底电压偏置所需负电压；正负 电压时钟产生电路303的输出连接至NM0S采样开关管的栅极提供开关导通或关断所需控 制信号。整个负电压有效传输电路30的工作状态主要由正负电压时钟产生电路303控制。 当正负电压时钟产生电路303输出高电平时钟相时，NM0S采样开关301导通，来自电荷存 储节点的负电压通过NM0S采样开关301传输到内部信号处理电路；当正负电压时钟产生电 路303输出负电压时钟相时，NM0S采样开关301关断，内部处理电路将前一时钟相采样得 到的负电压进行处理，而此时电荷存储节点上的负电压变化将不再影响内部处理电路所处 理的电压值。在正常工作时，负偏压产生电路302的输出一般保持不变，因为M0S管衬底电 压的变化会弓I起其阈值电压的变化。图4所示为本发明中用于产生正负电压时钟的正负电压时钟产生电路的电路原 理图和正负电压时钟产生波形示意图。图4(a)所示为所述正负电压时钟产生电路的电路 原理图，其包括第一反向器41p、第二反向器41n，第一电容45p、第二电容45n，第一 PM0S 管 42p、第二 PM0S 管 42n、第三 PM0S 管 44p、第四 PM0S 管 44n，第一 NM0S 管 43p、第二 NM0S 管 43n。其中第一反向器41p的输入端400p连接到正负电压时钟产生电路的输入时钟信 号CKp，第一反向器41p的输入端400p还连接到第一电容45p的上极板；第一反向器41p的 输出端连接到第一 PM0S管42p和第一 NM0S管43p的栅极；第一 PM0S管42p和第一 NM0S 管43p的漏极连接到正负电压时钟产生电路的输出时钟信号CKop ；第一 PM0S管42p的源 极连接到电源电压；第一 NM0S管43p的衬底连接到它自身的源极，第一 NM0S管43p的源极 连接到第一电容45p的下极板，第一 NM0S管43p的源极还连接到第三PM0S管44p的栅极 和第四PM0S管44n的源极；第二反向器41n的输入端400n连接到正负电压时钟产生电路 的另外一路互补输入时钟信号CKn，第二反向器41n的输入端400n还连接到第二电容45n 的上极板；第二反向器41n的输出端连接到第二 PM0S管42n和第二 NM0S管43n的栅极；第 二 PM0S管42n和第二 NM0S管43n的漏极连接到正负电压时钟产生电路的另外一路互补输 出时钟信号CKon ；第二 PM0S管42n的源极连接到电源电压；第二 NM0S管43n的衬底连接 到它自身的源极，第二 NM0S管43n的源极连接到第二电容45n的下极板，第二 NM0S管43n 的源极还连接到第三PM0S管44p的源极和第四PM0S管44n的栅极；第三PM0S管44p和第四PM0S管44n的漏极连接到零电位(地)；并且所述第一 PM0S管、第二 PM0S管、第三PM0S 管和第四PM0S管的衬底全部连接到电源电压。图4(a)所示电路中输入互补时钟信号CKp和CKn为替输入高电位和低电位的普 通互补时钟信号，输出时钟信号CKop和CKon为交替输出高电位和负电位的具有正负电压 摆幅的互补时钟输出信号。其中，所述高电位为大于零电位的正电压；所述低电位为零电 压；所述负电位为小于零电位的负电压。电路的工作原理如下如图4(b)所示，假设时钟周期开始跳变翻转前一时刻t0， 输入时钟信号CKp和CKn分别为高电平和低电平，当CKp由高电平VDD向低电平GND翻转 变化时，由于第一电容45p上存储的电荷不能发生突变，输入节点400p上的电压的下降将 会引起第一电容45p下极板40 lp上电压产生相同的降低，而与此同时，CKn由低电平GND向 高电平VDD翻转变化，相应的引起第二电容45n下极板40 In上电压产生相同的变化，40 In 的电压升高将会关断第四PM0S管44n，这样第一电容45p下极板40lp上在电压突变之前积 累的电荷的泻放通道仅为通过第一 NM0S管43p向CKop泻放，而通常CKop输出连接驱动的 端点为NM0S管的栅极，因此通过第一 NM0S管43p向CKop泻放的通道可泻放电荷量非常有 限，因此第一电容45p下极板401p电压在电压突变之后基本保持不变，直到时钟状态发生 翻转。11时刻，CKp由低电平GND向高电平VDD翻转变化，而CKn由高电平VDD向低电平 GND翻转变化，由于第一电容45p上存储的电荷不能发生突变，输入节点400p上的电压的升 高将会引起第一电容45p下极板401p上电压经历一定升高变化，但是与此同时，CKn由高 电平VDD向低电平GND翻转变化，相应的引起第二电容45n下极板40 In上电压产生相应的 变化，401n的电压降低将会使第四PM0S管44n导通，这样第一电容45p下极板401p就存在 一个经第四PM0S管44n到地的充放电通路，这会减小第一电容45p下极板401p上电压的 升高变化幅度，使得在tl与t2时刻之间，第一电容45p下极板401p上电压达到稳定之后 其电位较t0时刻之前的电位低A V ；这样每经过一个时钟周期，第一电容45p下极板401p 上电压达到稳定之后其电压较前一个时钟周期时钟翻转前的稳定电压均要降低AV。由于第一电容45p下极板401p直接连接到第一 NM0S管43p的源极和衬底，因此 第一电容45p下极板401p上电压直接决定了输出时钟信号CKop的低电平输出电压。这样 第一电容45p下极板401p上电压在经过每一个时钟周期后所产生的A V压降将会直接降 低输出时钟信号CKop的低电平输出电压。而输出时钟信号CKop的初始低电平一般为零电 位，这样经过几个时钟周期之后，便可以得到具有正负电压输出的时钟控制信号。电路中另 外一路时钟信号产生电路产生时钟信号CKon的工作原理和产生时钟信号CKop的过程完全 相同，只不过时钟相位相反。图5所示为采用Hspice软件对上述正负电压时钟产生电路进行仿真得到的仿真 波形图。图中所示为所述正负电压时钟产生电路在输入时钟信号CKp和CKn为100MHz、电 源电压为1.8V条件下得到的正负电压时钟信号产生波形示意图。从图5(a)可以看出经过 数个时钟周期之后便可以得到稳定的具有正负电压输出时钟信号。图中正负电压时钟输出 信号CKop的输出负电压的电压值在经过10个时钟周期左右的下降之后慢慢趋于稳定，是 由于第一电容45p下极板401p上电压在下降到一定的电位之后，当CKp由低电平GND向高 电平VDD翻转变化时会使得401p上电压升高到零电位，此时，即使第四PM0S管44n导通，第一电容45p下极板401p经第四PM0S管44n到地的充放电通路不再会产生充放电电流， 因为第四PM0S管44n两端的等效电位相等。图5(b)所示为整个正负电压时钟产生电路的 输入输出信号波形，可以看出对于互补输入时钟信号CKp和CKn，电路可以得到稳定的正负 电压时钟输出信号CKop和CKon。本说明书所述的电源电压均指使用本发明的集成电路芯片供电电源电压。图6所示为一种可以用于本发明中为图3中NM0S开关管衬底提供负偏置电压的 一种负偏压产生电路的原理图。该电路采用类似的电容充放电和M0S开关的导通和关断特 性实现负电压输出，详细的电路工作原理可以参考美国专利US5831844，在此不再阐述。图7为一种使用本发明负电压有效传输电路的的电荷比较量化电路原理图，该电 路为典型电荷耦合流水线模数转换器中全差分结构1. 5-bit量化器。图中对电荷耦合子级 流水线电路中差分电荷存储节点P和N上电压信号进行采样传输的开关70即为本发明所 述的负电压有效传输电路，而对基准电压信号Refp/Refn及共模信号Vcm进行传输的开关 采用普通M0S开关即可。该全差分结构1. 5-bit量化器在cp时钟相时对电荷耦合子级流 水线电路中差分电荷存储节点P和N上电压信号进行采样，在cpl时钟相时对采样得到的 信号进行比较量化，得到量化输出结果bitl bitO，由于为1.5-bit量化器，因此使用了两 个比较器电路71。综上所述，本发明所设计的基于普通CMOS工艺的负电压有效采样和传输电路，通 过降采样NM0S开关管的衬底电压Vsub连接至一个比所要传输负电压更低的电压，避免了 NM0S晶体管寄生PN结的正向导通，不但可以减小电路中由负压引起的漏电，而且可以提高 电路的稳定性；还通过使用一种高可靠性的新颖的正负电压时钟产生电路产生具有正负电 压的时钟控制信号使低阈值电压M0S管进行有效导通和关断。
权利要求
一种负电压有效传输电路，其特征是包括一个NMOS晶体管、一个正负电压时钟产生电路和一个负偏压产生电路；所述NMOS晶体管用于对负电压进行采样传输；所述正负电压时钟产生电路用于控制NMOS晶体管导通或关断；所述负偏压产生电路用于产生NMOS晶体管衬底电压偏置所需负电压；所述NMOS晶体管的源极、漏极中，一极连接至负电压产生节点，另一极连接所产生负电压所要传输的目标节点；负偏压产生电路的输出连接至NMOS晶体管的衬底；正负电压时钟产生电路的输出连接NMOS晶体管的栅极。
2.根据权利要求1所述负电压有效传输电路，其特征在于所述正负电压时钟产生电路 将交替输入为高电位和低电位的互补时钟信号转换为交替输出高电位和负电位的具有正 负电压摆幅的互补时钟输出信号；所述高电位为大于零电位的正电压；所述低电位为零电 压；所述负电位为小于零电位的负电压。
3.根据权利要求1所述负电压有效传输电路，其特征是所述正负电压时钟产生电路 包括第一反向器、第二反向器，第一电容、第二电容，第一 PM0S管、第二 PM0S管、第三PM0S 管、第四PM0S管，第一 NM0S管、第二 NM0S管；其中，第一反向器的输入端连接到正负电压时钟产生电路的输入时钟信号CKp，第一反 向器的输入端还连接到第一电容的上极板；第一反向器的输出端连接到第一 PM0S管和第 一 NM0S管的栅极；第一 PM0S管和第一 NM0S管的漏极连接到正负电压时钟产生电路的输出 时钟信号CKop ；第一 PM0S管的源极连接到电源电压；第一 NM0S管的衬底连接到它自身的 源极，第一 NM0S管的源极连接到第一电容的下极板，第一 NM0S管的源极还连接到第三PM0S 管的栅极和第四PM0S管的源极；第二反向器的输入端连接到正负电压时钟产生电路的另外一路互补输入时钟信号 CKn，第二反向器的输入端还连接到第二电容的上极板；第二反向器的输出端连接到第二 PM0S管和第二NM0S管的栅极；第二PM0S管和第二NM0S管的漏极连接到正负电压时钟产生 电路的另外一路互补输出时钟信号CKon ；第二 PM0S管的源极连接到电源电压；第二 NM0S 管的衬底连接到它自身的源极，第二 NM0S管的源极连接到第二电容的下极板，第二 NM0S管 的源极还连接到第三PM0S管的源极和第四PM0S管的栅极；第三PM0S管和第四PM0S管的漏极连接到零电位。
4.根据权利要求3所述负电压有效传输电路，其特征在于所述第一PM0S管、第二 PM0S 管、第三PM0S管和第四PM0S管的衬底全部连接到电源电压。
全文摘要
本发明提供了一种适用于标准CMOS工艺的负电压有效传输电路，其包括一个对电荷存储节点所产生负电压进行采样传输的NMOS晶体管；一个用于控制采样开关NMOS管导通或关断，交替输出高电平和低电平的正负电压时钟产生电路；一个用于产生NMOS采样开关管衬底电压偏置所需负电压的负偏压产生电路。本发明通过降采样NMOS开关管的衬底电压Vsub连接至一个比所要传输负电压更低的电压，避免了NMOS晶体管寄生PN结的正向导通，不但可以减小电路中由负压引起的漏电，而且可以提高电路的稳定性；还通过使用一种高可靠性的新颖的正负电压时钟产生电路产生具有正负电压的时钟控制信号使低阈值电压MOS管进行有效导通和关断。
文档编号H03M1/54GK101860368SQ20101017503
公开日2010年10月13日 申请日期2010年5月10日 优先权日2010年5月10日
发明者季惠才, 张涛, 王丽秀, 陈珍海 申请人:中国电子科技集团公司第五十八研究所