专利名称：：二阶重排多项式交织器地址产生装置与方法
技术领域：
：本发明涉及一种二阶重排多项式(quadraticpermutationpolynomial,QPP)交织器(interleave!·)地址产生(addressgeneration)装置与方法，能产生顺向(increasing)或逆向(decreasing)交织地址。
背景技术：
：常见的涡轮码(Turbocode)交织器设计大多是以事先将计算出的交织器地址存储于一存储器或一地址查询表格(addresslook-uptable)的方式来达成。当需要产生交织器地址时，就由此存储器或此地址查询表格读出。此将相当耗费电路面积及电力。以LTE涡轮码为例，其解码长度的范围可由40至6144位。对于188种解码长度的规格，此存储器需存储188组长度是40至6144位之间的交织器地址。存储最大长度6144的交织器地址约需要花费6144x13=79872位的存储器容量。美国专利公开号US2008/0115034中公开了一种QPP交织器，可应用于涡轮码的编解码。此文献中说明了串行(serially)产生交织器地址的演算法原理。其地址产生器的输出序列的第η个值Π(η)可以描述成下列形式Π(η)=(fin+f^modk，η=0，1，···，k_l，其中，Π(η)是第η个交织输出位置(interleavedoutputposition)，与f2是QPP系数，k是输入序列的信息区块长度(informationblocklength)，mod是模运算(moduleoperation)。如图1的范例所示，控制单元106利用一模计数器(modulo-counter)108来提供一输入指标(inputindex)η给一地址产生器104，并且产生一控制信号108a，分别输入于地址产生器104与一交织器存储器102中，以指出是一读出运算(readoperation)或是一写入(write)运算。地址产生器104计算出的Π(η)值存储于交织器存储器102中。当需要交织器地址Π(η)时，再从交织器存储器102串行读出。计算出的交织输出位置具有免竞争(contentionfree)的特征。美国专利公开号US2002/0159423公开一种利用多个查询表来产生涡轮码交织器的存储器地址。美国专利号US6845482公开一种自行产生交织器地址的技术。其涡轮码交织器是利用一个产生质数索引信息(indexinformation)的元件以及五种查表(look-uptable)来产生涡轮码交织器的存储器地址。前述技术中说明了串行产生交织器地址的演算法原理、架构与产生流程。大多数并行运算(paralleloperation)的技术多着重在对数-对应(Iog-MAP)处理器(processor)上的并行运算效能的提升，较少针对并行运算后的输出做并行交织并存放到存储器的动作做出有效率的设计。然而，在实际硬件或电路设计上，如果有基于并行运算的地址产生器的架构，则应用在解码器架构时，例如使用多个Iog-MAP做并行运算的涡轮码解码器，此并行产生地址的地址产生器将可以提升解码器的输出速率。台湾专利申请号098130766(本申请人2009年10月13日提出申请)的文献中，提供一种QPP交织器地址产生装置。此装置根据QPP函数Π(i)=(f^+f^^modk，输入数个可配置参数，并通过一基础递回单元依序直接产出多个交织器地址，以及通过多个递回单元并行直接产生出多组相对应的交织器地址，根据此交织器地址的计算结果，通过一数据多工器，输入序列的每一笔信息可以被填入一相对应的存储器地址内。此设计不需使用复杂的电路，也无需花费存储交织器地址的存储器容量。
发明内容本公开的实施范例可提供一种QPP交织器地址产生装置与方法。在一实施范例中，所公开者是一种QPP交织器地址产生装置。此装置包含L个QPP单元，表示为QPP单元1至QPP单元L，L彡2。此装置根据QPP函数Π(i)=(f^i+f^i^modk，与f2是QPP系数，0彡i彡k-1，k是一输入序列的信息区块长度，并利用此L个QPP单元来计算与输出多个交织器地址，其中，Π(i)是此装置产生的一第i交织器地址，而每一QPP单元j，1<j<L，皆为一并行计算单元且并行输出其相对应的一组交织器地址。在另一实施范例中，所公开者是关于一种QPP交织器地址产生方法，应用于一通信系统上的编解码器。此方法包含根据一QPP函数Π(i)=(f^+f^^modk，输入多个可配置参数；以及通过L个QPP单元来计算与输出多个交织器地址，此L个QPP单元的每一QPP单元j，1^j^L,皆为一并行计算单元且并行输出其相对应的一组交织器地址，其中Π(i)是此方法产生的第i个交织地址，与f2是QPP系数，k是一输入序列的信息区块长度，如此，让此输入序列的信息填入多个相对应的存储器的地址。现在配合下列图示、实施范例的详细说明及申请专利范围，将上述及本发明的其他目的与优点详述于后。图1是一种QPP交织器的一个范例示意图。图2是一种QPP交织器的一个范例示意图，与所公开的某些实施范例一致。图3是QPP交织器地址产生装置的一个范例示意图，与所公开的某些实施范例一致。图4是针对根为Z的MAP处理器，说明QPP交织器地址产生装置的每一QPP单元所产生的相对应的一组顺向交织器地址或一组逆向交织器地址的一个范例示意图，与所公开的某些实施范例一致。图5A与图5B分别是图4中，QPP单元1的硬件结构与控制信号的时序控制的范例示意图，与所公开的某些实施范例一致。图6是图4中，QPP单元j的硬件结构的一范例示意图，j^2，与所公开的某些实施范例一致。图7A是QPP单元1的硬件结构的一个工作范例，其中MAP处理器所使用的根等于23，与所公开的某些实施范例一致。图7B是图7A的QPP单元1范例中，控制信号的时序控制的一个范例示意图，与所公开的某些实施范例一致。图8是QPP单元1的硬件结构的另一个工作范例，其中MAP处理器所使用的根等于22，与所公开的某些实施范例一致。图9是一范例架构示意图，说明QPP交织器地址产生装置如何使多个个MAP处理器并行输出多笔数据至存储器，与所公开的某些实施范例一致。图10是一工作范例示意图，说明QPP交织器地址产生装置如何使五个MAP处理器并行输出的40数据被填入存储器，与所公开的某些实施范例一致。图11说明QPP交织器地址产生装置中，每一QPP单元算出的交织器地址的位的用途，与所公开的某些实施范例一致。图12以k=40、M=23、f\=3、f2=10为例，说明通过QPP交织器地址产生装置算出的交织器地址，如何决定出存储器的地址，与所公开的某些实施范例一致。图13是一范例示意图，说明QPP交织器地址产生装置如何产生相对应的顺向或逆向交织器地址，来对应MAP处理器的顺向或逆向路径值的计算，与所公开的某些实施范例一致。图14是QPP交织器地址产生方法的一范例流程图，与所公开的某些实施范例一致。主要元件符号说明权利要求1.一种二阶重排多项式QPP交织器地址产生装置，该装置包含L个QPP单元，表示为QPP单元1至QPP单元L，L彡2；该装置根据一QPP函数Π⑴=(fPf2Omodk，与f2是QPP系数，O彡i彡k_l，k是一输入序列的信息区块长度，接收数个可配置参数并利用该L个QPP单元来计算与输出多个交织器地址，其中，Π(i)也是该装置产生的一第i交织器地址，而每一QPP单元j，1^j^L,皆为一并行计算单元且并行输出其相对应的一组交织器地址。2.如权利要求1所述的地址产生装置，其中该组交织器地址是一组顺向交织器地址或一组逆向交织器地址，当该组交织器地址是顺向交织器地址时，该QPP单元j并行输出的该组交织器地址为Π(i+(j-l)M)，TI(i+(j_l)M+l)，...,Π(i+(j_l)M+(r-l))，当该组交织器地址是逆向交织器地址时，该QPP单元j并行输出的该组交织器地址为Π(jM-i-1)，Π(jM-i-2)，...，Π(jM-i-r)，M=k/L，M为一正整数，1彡r彡k。3.如权利要求2所述的地址产生装置，其中M等于2η，η为一正整数。4.如权利要求2所述的地址产生装置，其中该QPP单元1的硬件结构由r+Ι个多工器、r个寄存器、以及2r个2-输入-相加后取余数电路，并搭配至少一控制信号来组成。5.如权利要求2所述的地址产生装置，其中对于2<j<L，每一该QPP单元j的硬件结构由r个寄存器、以及r个2-输入-相加后取余数电路来组成。6.如权利要求3所述的地址产生装置，该装置针对对数-对应MAP处理器不同根的并行解码器架构，输出相对应的交织器地址，来对应该不同根的MAP处理器的每一MAP处理器的顺向或逆向路径值的计算。7.如权利要求1所述的地址产生装置，该装置是一种交织器或反交织器的地址产生装置。8.如权利要求1所述的地址产生装置，其中对于j彡2，每一QPP单元j分别接收QPP单元j-Ι的计算结果。9.如权利要求1所述的地址产生装置，其中该数个可配置参数是{k、(Pf2)Hiodk、2f2modk、flMmodk、TI(0)}与{k、f2-f「2(M-I)f2modk、2f2modk、f\Mmodk、TI(M-I)}的其中一组可配置参数。10.一种二阶重排多项式QPP交织器地址产生方法，应用于一通讯系统上的编解码器，该方法包含根据一QPP函数Π(i)=(f^+f^^modk，输入多个可配置参数；以及通过L个QPP单元来计算与输出多个交织器地址，该L个QPP单元的每一QPP单元j，1^j^L,皆为一并行计算单元且并行输出其相对应的一组交织器地址；其中Π(i)是该方法产生的一第i交织地址，与f2是QPP系数，k是一输入序列的信息区块长度，O^i^k-1，mod是一模运算，如此，让该输入序列的信息填入多个相对应的存储器的地址。11.如权利要求10所述的地址产生方法，其中该组交织器地址是一组顺向交织器地址或一组逆向交织器地址，当该组交织器地址是顺向交织器地址时，该QPP单元j并行输出的该组交织器地址为Π(i+(j-l)M)，TI(i+(j_l)M+l)，...,Π(i+(j_l)M+(r-l))，当该组交织器地址是逆向交织器地址时，该QPP单元j并行输出的该组交织器地址为Π(jM-i-1)，Π(jM-i-2)，...，Π(jM-i-r)，M=k/L,M为一正整数，1彡r彡k。12.如权利要求11所述的地址产生方法，其中M等于2η，η为一正整数。13.如权利要求11所述的地址产生方法，其中该第i交织器地址Π(i)的最低有效η位是作为该输入序列的多笔数据填入L个存储器的地址。14.如权利要求12所述的地址产生方法，其中该第i交织器地址Π(i)的最高有效η位是提供给一数据矩阵多工器，来选取L个相对应的存储器。15.如权利要求11所述的地址产生方法，其中该多个可配置参数是{k、(f^f^modk、2f2modk、f\Mmodk、TI(0)}与{k、f2-f「2(M-I)f2modk、2f2modk、f\Mmodk、TI(M-I)}的其中一组可配置参数。16.如权利要求11所述的地址产生方法，其中该输入序列的信息是通过L个滑动视窗并行输出的，而M是该L个滑动视窗的每一滑动视窗的宽度。全文摘要二阶重排多项式交织器地址产生装置与方法。该二阶重排多项式(QPP)交织器地址产生装置根据一QPP函数∏(i)＝(f1i+f2i2)modk，接收数个可配置参数并利用多个QPP单元来计算并输出多个交织器地址，而每一QPP单元皆为一并行计算单元且并行输出相对应的一组交织器地址，其中f1与f2是QPP系数，0≤i≤k-1，k是一输入序列的信息区块长度，mod是一模运算，而∏(i)也是此地址产生装置产生的一第i交织器地址。文档编号H03M13/27GK102386934SQ20101026905公开日2012年3月21日申请日期2010年9月1日优先权日2010年9月1日发明者李顺吉,沈文和,王忠炫申请人:财团法人工业技术研究院