专利名称：一种八通道高速模拟信号并行采集装置的制作方法
一种八通道高速模拟信号并行采集装置技术领域
本发明一种八通道高速模拟信号并行采集装置属于电子通信领域，特别涉及一种 带有先进先出缓存多通道高速变化的模拟信号采集，并转换成数字信号传送给外部总线进 行处理的信号采集装置。
背景技术：
在通信技术领域，数字信号传输稳定、易于控制和处理，是当前应用最多的通信方 式。在实际应用中，很多信号源为模拟信号，例如从传感器感知的信号为连续变化的电压或 电流信号，这些信号需要转换成数字信号。对于一般的低速模拟信号，可以通过一个微控制 单元控制一个模拟/数字转换器(以下简称A/D)来实现，但是当所采集的模拟信号为多路 并且变化特别快时，很难保证所采集的模拟信号不失真。在申请号为200710140206，发明 人为蔡仁哲的发明专利“数字模拟转换器及转换方法”中，公告了一种数字模拟转换器，是 基于单路的转换方法而提出的，不能对多路模拟信号进行分时高速采集处理。在申请号为 201010217051. 1的发明专利“双MCU控制多通道高速模拟信号采集器”中，发明人邱铁等提 出了一种多通道数字模拟转换器，是基于双MCU协同处理采集信号，不能同时满足八路高 速模拟信号的采集要求。发明内容
本发明要解决的技术难题是克服上述现有技术的缺陷，发明一种性能优越的多通 道高速模拟信号并行采集装置。如果用传统的信号采集方法，采用单个处理器同时采集八 路高速变化的模拟信号，无法保证信号不失真；如果采用多个处理器，会造成资源浪费。而 本发明的一种八通道高速模拟信号并行采集装置是采用现场可编程门阵列器件(以下简 称FPGA)作为八路高速拟信号的预处理单元，带有八个先进先出缓存，配合算术逻辑单元 (以下简称ALU单元)进行八通道高速模拟信号的并行采集。采集速度快，能够保证采集的 实时性，解决了八路高速模拟信号的并行采集问题，提高了装置的性能。
本发明采用的技术方案是一种八通道高速模拟信号并行采集装置，信号采集装 置采用现场可编程门阵列器件作为八路高速拟信号的预处理单元，带有八个先进先出缓 存，配合算术逻辑单元进行八通道高速模拟信号的并行采集；采集装置内置八个先进先出 FIFO缓存，其整体结构由FPGA并行采集模块I、第一 A/D转换模块II、第二 A/D转换模块 III、第三A/D转换模块IV、第四A/D转换模块V、第五A/D转换模块VI、第六A/D转换模块 VII、第七A/D转换模块VIII和第八A/D转换模块IX组成。FPGA并行采集模块I由ALU单 元3、第一三态门4、第一 FIFO缓存5、第二三态门6、第二 FIFO缓存7、第三三态门8、第三 FIFO缓存9、第四三态门10、第四FIFO缓存11、第五三态门12、第五FIFO缓存13、第六三 态门14、第六FIFO缓存15、第七三态门16、第七FIFO缓存17、第八三态门18、第八FIFO缓 存19组成，其中每个FIFO缓存占有8个字节大小。
FPGA并行采集模块I的中断第0引脚INTO与第一 A/D转换模块II的A/D转换中断引脚INT相连，用于接收第一 A/D转换模块II的转换完毕中断请求；FPGA并行采集模块 I的通用输入输出第0端口 PO与第一 A/D转换模块II的A/D转换数据总线DB相连，用于 接收第一 A/D转换模块II的转换结果数据；第一 A/D转换模块II的模拟信号输入通道CH_ IN与第一模拟信号输入端20的模拟信号输入端接线引脚CH_C0N相连，作为第一路模拟号 的输入端；FPGA并行采集模块I的第一 FIFO缓存状态引脚SFO与状态总线接线端子2的 状态总线接线端子第0引脚PINO相连，用于查询第一 FIFO缓存5的状态信息。
FPGA并行采集模块I的中断第1弓丨脚INTl与第二 A/D转换模块III的A/D转换 中断引脚INT相连，用于接收第二 A/D转换模块III的转换完毕中断请求；FPGA并行采集模 块I的通用输入输出第1端口 Pl与第二 A/D转换模块III的A/D转换数据总线DB相连， 用于接收第二 A/D转换模块III的转换结果数据；第二 A/D转换模块III的模拟信号输入 通道CH_IN与第二模拟信号输入端21的模拟信号输入端接线引脚CH_C0N相连，作为第二 路模拟号的输入端。FPGA并行采集模块I的第二 FIFO缓存状态引脚SFl与状态总线接线 端子2的状态总线接线端子第1引脚Pim相连，用于查询第二 FIFO缓存7的状态信息。
FPGA并行采集模块I的中断第2引脚INT2与第三A/D转换模块IV的A/D转换中 断引脚INT相连，用于接收第三A/D转换模块IV的转换完毕中断请求；FPGA并行采集模块 I的通用输入输出第2端口 P2与第三A/D转换模块IV的A/D转换数据总线DB相连，用于 接收第三A/D转换模块IV的转换结果数据；第三A/D转换模块IV的模拟信号输入通道CH_ IN与第三模拟信号输入端22的模拟信号输入端接线引脚CH_C0N相连，作为第三路模拟号 的输入端。FPGA并行采集模块I的第三FIFO缓存状态引脚SF2与状态总线接线端子2的 状态总线接线端子第2引脚PIN2相连，用于查询第三FIFO缓存9的状态信息。
FPGA并行采集模块I的中断第3引脚INT3与第四A/D转换模块V的A/D转换中 断引脚INT相连，用于接收第四A/D转换模块V的转换完毕中断请求；FPGA并行采集模块I 的通用输入输出第3端口 P3与第四A/D转换模块V的A/D转换数据总线DB相连，用于接 收第四A/D转换模块V的转换结果数据；第四A/D转换模块V的模拟信号输入通道CH_IN 与第四模拟信号输入端23的模拟信号输入端接线引脚CH_C0N相连，作为第四路模拟号的 输入端。FPGA并行采集模块I的第四FIFO缓存状态引脚SF3与状态总线接线端子2的状 态总线接线端子第3引脚PIN3相连，用于查询第四FIFO缓存11的状态信息。
FPGA并行采集模块I的中断第4引脚INT4与第五A/D转换模块VI的A/D转换中 断引脚INT相连，用于接收第五A/D转换模块VI的转换完毕中断请求；FPGA并行采集模块 I的通用输入输出第4端口 P4与第五A/D转换模块VI的A/D转换数据总线DB相连，用于 接收第五A/D转换模块VI的转换结果数据；第五A/D转换模块VI的模拟信号输入通道CH_ IN与第五模拟信号输入端M的模拟信号输入端接线引脚CH_C0N相连，作为第五路模拟号 的输入端。FPGA并行采集模块I的第五FIFO缓存状态引脚SF4与状态总线接线端子2的 状态总线接线端子第4引脚PIN4相连，用于查询第五FIFO缓存13的状态信息。
FPGA并行采集模块I的中断第5引脚INT5与第六A/D转换模块VII的A/D转换 中断引脚INT相连，用于接收第六A/D转换模块VII的转换完毕中断请求；FPGA并行采集模 块I的通用输入输出第5端口 P5与第六A/D转换模块VII的A/D转换数据总线DB相连， 用于接收第六A/D转换模块VII的转换结果数据；第六A/D转换模块VII的模拟信号输入 通道CH_IN与第六模拟信号输入端25的模拟信号输入端接线引脚CH_C0N相连，作为第六路模拟号的输入端。FPGA并行采集模块I的第六FIFO缓存状态引脚SF5与状态总线接线 端子2的状态总线接线端子第5引脚PIN5相连，用于查询第六FIFO缓存15的状态信息。
FPGA并行采集模块I的中断第6引脚INT6与第七A/D转换模块VIII的A/D转换 中断引脚INT相连，用于接收第七A/D转换模块VIII的转换完毕中断请求；FPGA并行采集 模块I的通用输入输出第6端口 P6与第七A/D转换模块VIII的A/D转换数据总线DB相 连，用于接收第七A/D转换模块VIII的转换结果数据；第七A/D转换模块VIII的模拟信号 输入通道CH_IN与第七模拟信号输入端沈的模拟信号输入端接线引脚CH_C0N相连，作为 第七路模拟号的输入端。FPGA并行采集模块I的第七FIFO缓存状态引脚SF6与状态总线 接线端子2的状态总线接线端子第6引脚PIN6相连，用于查询第七FIFO缓存17的状态信 肩、ο
FPGA并行采集模块I的中断第7引脚INT7与第八A/D转换模块IX的A/D转换中 断引脚INT相连，用于接收第八A/D转换模块IX的转换完毕中断请求；FPGA并行采集模块 I的通用输入输出第7端口 P7与第八A/D转换模块IX的A/D转换数据总线DB相连，用于 接收第八A/D转换模块IX的转换结果数据；第八A/D转换模块IX的模拟信号输入通道CH_ IN与第八模拟信号输入端27的模拟信号输入端接线引脚CH_C0N相连，作为第八路模拟号 的输入端。FPGA并行采集模块I的第八FIFO缓存状态引脚SF7与状态总线接线端子2的 状态总线接线端子第7引脚PIN7相连，用于查询第八FIFO缓存19的状态信息。
在FPGA并行采集模块I中，通用输入输出第0端口 PO与第一 FIFO缓存5相连， 第一 FIFO缓存5通过第一三态门4连接到内部总线观，第一三态门4由ALU单元3的片选 信号第0控制端CSO控制，第一 FIFO缓存5是否为空由第一 FIFO缓存状态引脚SFO进行 标识，中断第0弓丨脚INTO作为ALU单元3的输入信号；
通用输入输出第1端口 Pl与第二 FIFO缓存7相连，第二 FIFO缓存7通过第二三 态门6连接到内部总线观，第二三态门6由ALU单元3的片选信号第1控制端CSl控制，第 二 FIFO缓存7是否为空由第二 FIFO缓存状态引脚SFl进行标识，中断第1引脚INTl作为 ALU单元3的输入信号；
通用输入输出第2端口 P2与第三FIFO缓存9相连，第三FIFO缓存9通过第三三 态门8连接到内部总线观，第三三态门8由ALU单元3的片选信号第2控制端CS2控制，第 三FIFO缓存9是否为空由第三FIFO缓存状态引脚SF2进行标识，中断第2引脚INT2作为 ALU单元3的输入信号；
通用输入输出第3端口 P3与第四FIFO缓存11相连，第四FIFO缓存11通过第 四三态门10连接到内部总线28，第四三态门10由ALU单元3的片选信号第3控制端CS3 控制，第四FIFO缓存11是否为空由第四FIFO缓存状态引脚SF3进行标识，中断第3引脚 INT3作为ALU单元3的输入信号；
通用输入输出第4端口 P4与第五FIFO缓存13相连，第五FIFO缓存13通过第 五三态门12连接到内部总线28，第五三态门12由ALU单元3的片选信号第4控制端CS4 控制，第五FIFO缓存13是否为空由第五FIFO缓存状态引脚SF4进行标识，中断第4引脚 INT4作为ALU单元3输入信号；
通用输入输出第5端口 P5与第六FIFO缓存15相连，第六FIFO缓存15通过第 六三态门14连接到内部总线观，第六三态门14由ALU单元3的片选信号第5控制端CS5控制，第六FIFO缓存15是否为空由第六FIFO缓存状态引脚SF5进行标识，中断第5引脚 INT5作为ALU单元3的输入信号；
通用输入输出第6端口 P6与第七FIFO缓存17相连，第七FIFO缓存17通过第 七三态门16连接到内部总线观，第七三态门16由ALU单元3的片选信号第6控制端CS6 控制，第七FIFO缓存17是否为空由第七FIFO缓存状态引脚SF6进行标识，中断第6引脚 INT6作为ALU单元3的输入信号；
通用输入输出第7端口 P7与第八FIFO缓存19相连，第八FIFO缓存19通过第 八三态门18连接到内部总线观，第八三态门18由ALU单元3的片选信号第7控制端CS7 控制，第八FIFO缓存19是否为空由第八FIFO缓存状态引脚SF7进行标识，中断第7引脚 INT7作为ALU单元3的输入信号；
外部总线接口 1与的内部总线28的外部总线端口 DB_EXP连接，可以进行数据输 入与输出。
本发明的效果是采用FPGA设计八通道带有先进先出缓存的高速模拟信号并行采 集装置，结构新颖，采集信号响应快，各个通道可以同时进行采集，在时间上无需等待，实时 性好；总线接口灵活方便，易与控制和扩展；具有良好的可维护，较好的经济性，制造方便， 成本低；相对传统多MCU采集方式，功耗低。
图1为一种八通道高速模拟信号并行采集装置的总体结构图，图2为FPGA并行采 集模块内部结构图。
其中，I-FPGA并行采集模块，II-第一 A/D转换模块，III-第二 A/D转换模块， IV"第三A/D转换模块，V-第四A/D转换模块，VI-第五A/D转换模块，VII-第六A/D转换 模块，VIII-第七A/D转换模块，IX-第八A/D转换模块；1-外部总线接口，2-状态总线接 线端子，3-ALU单元，4-第一三态门，5-第一 FIFO状态缓存，6-第二三态门，7-第二 FIFO 缓存，8-第三三态门，9-第三FIFO缓存，10-第四三态门，11-第四FIFO缓存，12-第五三 态门，13-第五FIFO缓存，14-第六三态门，15-第六FIFO缓存，16-第七三态门，17-第七 FIFO缓存，18-第八三态门，19-第八FIFO缓存，20-第一模拟信号输入端，21-第二模拟信 号输入端，22-第三模拟信号输入端，23-第四模拟信号输入端，24-第五模拟信号输入端， 25-第六模拟信号输入端，26-第七模拟信号输入端，27-第八模拟信号输入端，28-内部总 线；DB EXP-外部总线端口，INTO-中断第0引脚，INTl-中断第1引脚，INT2-中断第2引 脚，INT3-中断第3引脚，INT4-中断第4引脚，INT5-中断第5引脚，INT6-中断第6引脚， INT7-中断第7引脚，PO-通用输入输出第0端口，Pl-通用输入输出第1端口，P2-通用输 入输出第2端口，P3-通用输入输出第3端口，P4-通用输入输出第4端口，P5-通用输入输 出第5端口，P6-通用输入输出第6端口，P7-通用输入输出第7端口，INT-A/D转换中断引 脚，DB-A/D转换模块数据总线，CH_IN-模拟信号输入通道，CH_C0N_模拟信号输入端接线 引脚，SFO-第-FIFO缓存状态引脚，SFl-第二 FIFO缓存状态引脚，SF2-第三FIFO缓存状 态引脚，SF3-第四FIFO缓存状态引脚，SF4-第五FIFO缓存状态引脚，SF5-第六FIFO缓存 状态引脚，SF6-第七FIFO缓存状态引脚，SF7-第八FIFO缓存状态引脚，PINO-状态总线接 线端子第0引脚，PINl-状态总线接线端子第1引脚，PIN2-状态总线接线端子第2引脚，PIN3-状态总线接线端子第3引脚，PIN4-状态总线接线端子第4引脚，PIN5-状态总线接 线端子第5引脚，PIN6-状态总线接线端子第6引脚，PIN7-状态总线接线端子第7引脚。 CSO-片选信号第0控制端，CSl-片选信号第1控制端，CS2-片选信号第2控制端，CS3-片 选信号第3控制端，CS4-片选信号第4控制端，CS5-片选信号第5控制端，CS6-片选信号 第6控制端，CS7-片选信号第7控制端。
具体实施方式
下面结合说明书附图和技术方案详细说明本发明的
具体实施例方式
一种八通道高速模拟信号并行采集装置的总体结构图，电路模块组成和连接关 系，如说明书附图1所示，FPGA并行采集模块内部结构如图2所示。本发明可以同时采集 八路模拟信号，并且此八路信号都可以独立进行，因此本实施例以第一 A/D转换模块II采 集过程为例，详细说明本发明的实施方式。
模拟信号从第一模拟信号输入端20的模拟信号输入端接线引脚CH_C0N输入，由 经由模拟信号输入通道CH_IN进入第一 A/D转换模块II。第一 A/D转换模块II对模拟信 号进行采样转换，转换完毕后存入第一 FIFO缓存5，并由A/D转换中断引脚INT申请中断。 此时，FPGA并行采集模块I的中断第0引脚INTO收到中断请求后，由ALU单元3进行处理。 首先ALU单元3将第一 FIFO缓存状态弓I脚SFO置为1，其真值表如下表所示，指示第一 FIFO 缓存5的数据进入内部总线观；接下来ALU单元3的片选信号第0控制端CSO控制第一三 态门4处于开启状态，使第一 A/D转换模块II连接到内部总线观，保证数据进行传输，将数 据送到外部总线接口 1，从而完成一次数据采集和传输。如果第一 A/D转换模块II对模拟 信号进行采样转换并存入第一 FIFO缓存5后，在第一 FIFO缓存5中的数据没有被及时取 走，由于第一 FIFO缓存5具有8个字节的缓存，可以暂时缓存数据。其余七路模拟信号的 采集同第一 A/D转换模块II的采集方式。
权利要求
1. 一种八通道高速模拟信号并行采集装置，其特征是，信号采集装置采用现场可编程 门阵列器件作为八路高速拟信号的预处理单元，带有八个先进先出缓存，配合算术逻辑单 元进行八通道高速模拟信号的并行采集；采集装置内置八个先进先出FIFO缓存，其整体结 构由FPGA并行采集模块(I)、第一 A/D转换模块(II)、第二 A/D转换模块(III)、第三A/D 转换模块(IV)、第四A/D转换模块(V)、第五A/D转换模块(VI)、第六A/D转换模块(VII)、 第七A/D转换模块(VIII)和第八A/D转换模块(IX)组成；FPGA并行采集模块(I)由ALU 单元(3)、第一三态门、第一 FIFO缓存(5)、第二三态门(6)、第二 FIFO缓存(7)、第三三 态门(8)、第三FIFO缓存(9)、第四三态门(10)、第四FIFO缓存(11)、第五三态门(12)、第 五FIFO缓存(13)、第六三态门(14)、第六FIFO缓存(15)、第七三态门(16)、第七FIFO缓 存(17)、第八三态门(18)、第八FIFO缓存(19)组成，其中每个FIFO缓存占有8个字节大FPGA并行采集模块⑴的中断第0引脚INTO与第一 A/D转换模块(II)的A/D转换中 断引脚INT相连，用于接收第一 A/D转换模块(II)的转换完毕中断请求；FPGA并行采集模 块(I)的通用输入输出第0端口 PO与第一 A/D转换模块(II)的A/D转换数据总线DB相 连，用于接收第一 A/D转换模块(II)的转换结果数据；第一 A/D转换模块(II)的模拟信号 输入通道CH_IN与第一模拟信号输入端00)的模拟信号输入端接线引脚CH_C0N相连，作 为第一路模拟号的输入端；FPGA并行采集模块(I)的用于查询第一 FIFO缓存(5)的状态 信息的第一 FIFO缓存状态引脚SFO与状态总线接线端子O)的状态总线接线端子第0引 脚PINO相连；FPGA并行采集模块⑴的中断第1引脚(INTl)与第二 A/D转换模块(III)的A/D转 换中断引脚(INT)相连，用于接收第二 A/D转换模块(III)的转换完毕中断请求；FPGA并 行采集模块(I)的通用输入输出第1端口 Pl与第二 A/D转换模块III的A/D转换数据总 线DB相连，用于接收第二 A/D转换模块(III)的转换结果数据；第二 A/D转换模块III的 模拟信号输入通道CH_IN与第二模拟信号输入端的模拟信号输入端接线引脚CH_C0N 相连，作为第二路模拟号的输入端；FPGA并行采集模块(I)的用于查询第二 FIFO缓存(7) 的状态信息的第二 FIFO缓存状态引脚SFl与状态总线接线端子O)的状态总线接线端子 第1引脚Pim相连；FPGA并行采集模块(I)的中断第2引脚INT2与第三A/D转换模块(IV)的A/D转换中 断引脚INT相连，用于接收第三A/D转换模块(IV)的转换完毕中断请求；FPGA并行采集模 块(I)的通用输入输出第2端口 P2与第三A/D转换模块(IV)的A/D转换数据总线DB相 连，用于接收第三A/D转换模块(IV)的转换结果数据；第三A/D转换模块(IV)的模拟信号 输入通道CH_IN与第三模拟信号输入端02)的模拟信号输入端接线引脚CH_C0N相连，作 为第三路模拟号的输入端；FPGA并行采集模块(I)的用于查询第三FIFO缓存(9)的状态 信息的第三FIFO缓存状态引脚SF2与状态总线接线端子O)的状态总线接线端子第2引 脚PIN2相连；FPGA并行采集模块(I)的中断第3引脚INT3与第四A/D转换模块(V)的A/D转换中 断引脚INT相连，用于接收第四A/D转换模块(V)的转换完毕中断请求；FPGA并行采集模块 (I)的通用输入输出第3端口 P3与第四A/D转换模块(V)的A/D转换数据总线DB相连，用 于接收第四A/D转换模块(V)的转换结果数据；第四A/D转换模块(V)的模拟信号输入通道CH_IN与第四模拟信号输入端03)的模拟信号输入端接线引脚CH_C0N相连，作为第四 路模拟号的输入端；FPGA并行采集模块(I)的用于查询第四FIFO缓存(11)的状态信息的 第四FIFO缓存状态引脚SF3与状态总线接线端子O)的状态总线接线端子第3引脚PIN3 相连；FPGA并行采集模块⑴的中断第4引脚INT4与第五A/D转换模块(VI)的A/D转换中 断引脚INT相连，用于接收第五A/D转换模块(VI)的转换完毕中断请求；FPGA并行采集模 块(I)的通用输入输出第4端口 P4与第五A/D转换模块(VI)的A/D转换数据总线DB相 连，用于接收第五A/D转换模块(VI)的转换结果数据；第五A/D转换模块(VI)的模拟信号 输入通道CH_IN与第五模拟信号输入端04)的模拟信号输入端接线引脚CH_C0N相连，作 为第五路模拟号的输入端；FPGA并行采集模块(I)的用于查询第五FIFO缓存(1 的状态 信息的第五FIFO缓存状态引脚SF4与状态总线接线端子O)的状态总线接线端子第4引 脚PIN4相连；FPGA并行采集模块⑴的中断第5引脚INT5与第六A/D转换模块(VII)的A/D转换 中断引脚INT相连，用于接收第六A/D转换模块(VII)的转换完毕中断请求；FPGA并行采 集模块(I)的通用输入输出第5端口 P5与第六A/D转换模块(VII)的A/D转换数据总线 DB相连，用于接收第六A/D转换模块(VII)的转换结果数据；第六A/D转换模块(VII)的 模拟信号输入通道CH_IN与第六模拟信号输入端05)的模拟信号输入端接线引脚CH_C0N 相连，作为第六路模拟号的输入端；FPGA并行采集模块(I)的用于查询第六FIFO缓存(15) 的状态信息的第六FIFO缓存状态引脚SF5与状态总线接线端子O)的状态总线接线端子 第5引脚PIN5相连；FPGA并行采集模块(I)的中断第6引脚INT6与第七A/D转换模块(VIII)的A/D转换 中断引脚INT相连，用于接收第七A/D转换模块(VIII)的转换完毕中断请求；FPGA并行采 集模块(I)的通用输入输出第6端口 P6与第七A/D转换模块(VIII)的A/D转换数据总线 DB相连，用于接收第七A/D转换模块(VIII)的转换结果数据；第七A/D转换模块(VIII)的 模拟信号输入通道CH_IN与第七模拟信号输入端06)的模拟信号输入端接线引脚CH_C0N 相连，作为第七路模拟号的输入端；FPGA并行采集模块(I)的用于查询第七FIFO缓存(17) 的状态信息的第七FIFO缓存状态引脚SF6与状态总线接线端子O)的状态总线接线端子 第6引脚PIN6相连；FPGA并行采集模块(I)的中断第7引脚INT7与第八A/D转换模块(IX)的A/D转换中 断引脚INT相连，用于接收第八A/D转换模块(IX)的转换完毕中断请求；FPGA并行采集模 块⑴的通用输入输出第7端口 P7与第八A/D转换模块(IX)的A/D转换数据总线DB相 连，用于接收第八A/D转换模块(IX)的转换结果数据；第八A/D转换模块(IX)的模拟信号 输入通道CH_IN与第八模拟信号输入端(XT)的模拟信号输入端接线引脚CH_C0N相连，作 为第八路模拟号的输入端；FPGA并行采集模块⑴的第八FIFO缓存状态引脚用于查询第 八FIFO缓存(19)的状态信息的SF7与状态总线接线端子O)的状态总线接线端子第7引 脚PIN7相连；在FPGA并行采集模块⑴中，通用输入输出第O端口 PO与第一 FIFO缓存5相连，第一 FIFO缓存(5)通过第一三态门(4)连接到内部总线( )，第一三态门由ALU单元(3) 的片选信号第O控制端CSO控制，第一 FIFO缓存(5)是否为空由第一 FIFO缓存状态引脚SFO进行标识，中断第0引脚INTO作为ALU单元(3)输入信号；通用输入输出第1端口 Pl与第二 FIFO缓存(7)相连，第二 FIFO缓存(7)通过第二三 态门(6)连接到内部总线( )，第二三态门(6)由ALU单元(3)的片选信号第1控制端CSl 控制，第二 FIFO缓存(7)是否为空由第二 FIFO缓存状态引脚SFl进行标识，中断第1引脚 INTl作为ALU单元(3)输入信号；通用输入输出第2端口 P2与第三FIFO缓存(9)相连，第三FIFO缓存(9)通过第三三 态门(8)连接到内部总线( )，第三三态门(8)由ALU单元(3)的片选信号第2控制端CS2 控制，第三FIFO缓存(9)是否为空由第三FIFO缓存状态引脚SF2进行标识，中断第2引脚 INT2作为ALU单元(3)输入信号；通用输入输出第3端口 P3与第四FIFO缓存(11)相连，第四FIFO缓存(11)通过第 四三态门(10)连接到内部总线( )，第四三态门(10)由ALU单元(3)的片选信号第3控 制端CS3控制，第四FIFO缓存(11)是否为空由第四FIFO缓存状态引脚SF3进行标识，中 断第3引脚INT3作为ALU单元(3)输入信号；通用输入输出第4端口 P4与第五FIFO缓存(1 相连，第五FIFO缓存(1 通过第 五三态门(12)连接到内部总线( )，第五三态门(12)由ALU单元(3)的片选信号第4控 制端CS4控制，第五FIFO缓存(1 是否为空由第五FIFO缓存状态引脚SF4进行标识，中 断第4引脚INT4作为ALU单元(3)输入信号；通用输入输出第5端口 P5与第六FIFO缓存(15)相连，第六FIFO缓存(1 通过第 六三态门(14)连接到内部总线( )，第六三态门(14)由ALU单元(3)的片选信号第5控 制端CS5控制，第六FIFO缓存(1 是否为空由第六FIFO缓存状态引脚SF5进行标识，中 断第5引脚INT5作为ALU单元(3)输入信号；通用输入输出第6端口 P6与第七FIFO缓存(17)相连，第七FIFO缓存(17)通过第 七三态门(16)连接到内部总线( )，第七三态门(16)由ALU单元(3)的片选信号第6控 制端CS6控制，第七FIFO缓存(17)是否为空由第七FIFO缓存状态引脚SF6进行标识，中 断第6引脚INT6作为ALU单元(3)输入信号；通用输入输出第7端口 P7与第八FIFO缓存(19)相连，第八FIFO缓存(19)通过第 八三态门(18)连接到内部总线( )，第八三态门(18)由ALU单元(3)的片选信号第7控 制端CS7控制，第八FIFO缓存(19)是否为空由第八FIFO缓存状态引脚SF7进行标识，中 断第7引脚INT7作为ALU单元(3)输入信号；外部总线接口⑴与内部总线08)的外部 总线端口 DB_EXP连接。
全文摘要
本发明一种八通道高速模拟信号并行采集装置属于电子通信领域，特别涉及一种带有先进先出缓存多通道高速变化的模拟信号采集，并转换成数字信号传送给外部总线进行处理。信号采集装置采用现场可编程门阵列器件作为八路高速拟信号的预处理单元，带有八个先进先出缓存，配合算术逻辑单元进行八通道高速模拟信号的并行采集。采集装置内置八个先进先出FIFO缓存，其整体结构由FPGA并行采集模块、八个A/D转换模块组成；FPGA并行采集模块由ALU单元、八个三态门和八个FIFO缓存组成。本发明采集速度快，能够保证采集的实时性，解决了八路高速模拟信号的并行采集问题，提高了装置的性能。
文档编号H03M1/12GK102035552SQ20101054469
公开日2011年4月27日 申请日期2010年11月11日 优先权日2010年11月11日
发明者冯林, 吴振宇, 江贺, 邱铁 申请人:大连理工大学