具体用于超声应用的传输信道的制作方法

专利名称：具体用于超声应用的传输信道的制作方法
技术领域：
本发明涉及ー种传输信道。本发明具体地但是并非唯一地涉及ー种具体用于超声应用的传输信道，并且仅通过示例參照这一应用领域做出以下描述。
背景技术：
众所周知，声纳扫描或者超声扫描是使用超声波或者超声并且基于超声传输和回声发射的原理的医疗诊断测试系统，而且广泛使用于内科、外科和放射领域中。常用超声包括在2MHz与20MHz之间。通过考虑更高频率具有更大图像分辨力、但是在受检查的对象中渗透更少深度来选择频率。这些超声通常由插入于探測器中的压电陶瓷晶体生成，通过在其间插入适当凝胶(适合于消除在探測器与对象的皮肤之间的空气从而允许超声在受检查的分段中滲透)来維持该探测器与对象的皮肤的直接接触。同一探測器能够收集适当地由计算机处理并且显示于监视器上的返回信号或者回声。具体而言，部分反射到达声阻抗的变化点并且因此例如到达内部器官的超声，并且反射百分比传达关于在穿越的组织之间的阻抗差的信息。将注意考虑在骨骼与组织之间的大阻抗差，利用声纳扫描不可能看见骨骼后面，这引起超声的全反射，而空气或者气体区段给予“阴影”从而引起超声的部分反射。向计算机提供由超声波运用于完成去往、反射和返回路径的时间，该计算机计算回声已经来自的深度，因此标识在穿越的组织之间的划分表面(这对应于声阻抗的变化点并且因此对应于回声来自的深度)。基本上，超声扫描器(具体为基于超声声纳扫描的诊断装置)本质上包括三个部分-探測器，包括具体为超声类型的至少ー个换能器，该换能器发送和接收超声信号;-电子系统，驱动换能器用于生成待发送的超声信号或者脉冲并且接收这ー脉冲在探測器的返回回声信号，从而处理接收的回声信号；以及-从探测器接收的回声信号开始处理的对应声纳扫描图像的显示系统。具体而言，术语换能器一般指示将相对于机械和物理数量的能量类型转换成电信号的电气或者电子设备。在广义上，换能器有时定义为任何如下设备，该设备将能量从ー种形式转换成另一形式，从而这后一形式可以由人或者由其它机器再处理。诸多换能器为传感器和致动器二者。超声换能器通常包括被适当地偏置用于引起它的变形以及生成超声信号或者脉冲的压电晶体。在图I中示意地示出了(用I整体上指示)在这些应用中使用的典型传输信道或者TX信道。具体而言，传输信道I包括与输入总线BUSin对应驱动电平移位器3的输入逻辑2，该电平移位器又连接到高电压缓冲块4。高电压缓冲块4插入于成对高电压參考(分别为较高的HVPO和HVPl以及较低的HVMO和HMV1)之间并且具有连接到电平移位器3的ー对输入端子INBl和INB2以及连接到对应ー对输入端子(钳位块5的INCl和INC2)的ー对输出端子OUTBl和0UTB2。另外，钳位块5连接到钳位电压參考PGND并且具有与传输信道I的第一输出端子HVout对应的输出端子，该第一输出端子又经过抗噪声块6连接到连接端子Xdcr以用于经过传输信道I驱动换能器。最后，高电压开关7插入于传输信道I的第二输出端子LVout与连接端子Xdcr之间。这一高电压开关7能够在传输信道I的接收步骤期间向第二输出端子LVout发送在抗噪声块6的输出处的输出信号。将注意，开关7为高电压开关，因为在传输信道I的发送步骤期间，虽然开关7关 断，但是在连接端子Xdcr上的信号(总是用Xdcr指示)为高电压信号。当代之以接通这ー开关7时(即在传输信道I的接收步骤期间)，信号Xdcr—般处于接近零的电压值，因为连接到传输信道I的压电换能器正在感测如图2中所示超声脉冲信号的小返回回声。通常，事实上超声换能器发送持续时间为数μ s的高电压脉冲并且持续约250 μ s的持续时间接收这ー脉冲的通过在受检查的对象的器官上的反射而生成的回声以回到新的高电压脉冲的发送。例如发送第一脉冲頂I和第二脉冲頂2而峰峰偏移在所示例子中等于190Vpp (在图2中示出了并且用El和Ε2指示换能器对对应回声的接收)。在图3Α中更具体示出了高电压开关7，而在图3Β中示出了根据工作条件(ON)的它的等效电路。具体而言，高电压开关7包括第一切换晶体管MSl和第二切换晶体管MS2，这些晶体管相互串联插入于传输信道I的第二输出端子LVout与连接端子Xdcr之间并且具有在开关7本身接通时分别连接到第一和第二电源电压參考VDD_M和VDD_P的相应控制或者栅极端子。图3A也分别示出了切换晶体管MSl和MS2的等效ニ极管DSl和DS2及其栅极-源极电容Cgl和Cg2。具体而言，第一切换晶体管MSl的第一电容Cgl连接于对应栅极端子(该栅极端子又连接到第一电源电压參考VDD_M)与第一切换节点XSl (该节点对应于第一切换晶体管MSl的源极端子)之间。类似地，第二切换晶体管MS2的第二电容Cg2连接于相关栅极端子(该栅极端子又连接到第二电源电压參考VDD_P)与第二切换节点XS2 (该节点对应于第二切换晶体管MS2的源极端子)之间。如图3B的等效电路中所示，当高电压开关7接通并且因此切换晶体管MSl和MS2的栅极端子如图3A中所示连接到第一电源电压參考VDD_M和第二电源电压參考VDD_P时(为了简化，在图3B中已经示出了这些第一和第二电源电压參考固定电源为单个參考电压(具体为接地))，这些切换晶体管表现为插入于传输信道I的第二输出端子LVout (第二输出端子LVout与第二切换节点XS2重合)与连接端子Xdcr之间并且与第一切换节点XSl对应互连的相应电阻Rl和R2。根据这些条件，第一电容Cgl连接于第一连接节点XSl与第一电源电压參考VDD_M之间，而第二电容Cg2连接于第ニ连接节点XS2与第二电源电压參考VDD_P之间，在图3B中简化示出了这些第一和第二电源电压參考固定电源为单个參考电压(具体为接地GND)。这ー电容并联勉强引入对在高电压开关7的输入的信号(即在传输信道I的在抗噪声块6之后的输出的信号)的强减弱。一般而言，然后开关7应当为高电压开关以免在发送步骤期间破坏(break)它本身，但是它在实践中在接收步骤期间低电压常通。另外，高电压缓冲块4包括第一支路，该支路包括相互串联插入于第一较高电压參考HVPO与缓冲中心节点XBc之间的第一缓冲晶体管MBl和第一缓冲ニ极管DBl以及相 互串联插入于缓冲中心节点XBc与第一较低电压參考HVMO之间的第二缓冲ニ极管DB2与第二缓冲晶体管MB2。第一和第二缓冲晶体管MBl和MB2具有与高电压缓冲块4的第一内电路节点XBl和第二内电路节点XB2对应并且连接到第一缓冲输入驱动器DRBl和第二缓冲输入驱动器DRB2而且由第一缓冲输入驱动器DRBl和第二缓冲输入驱动器DRB2驱动的相应控制或者栅极端子，第一缓冲输入驱动器DRBl和第二缓冲输入驱动器DRB2又与高电压缓冲块4的第一和第二输入端子INBl和INB2对应地连接到电平移位器3。高电压缓冲块4也包括与第一支路并联的第二支路，该第二支路又包括相互串联插入于第二较高电压參考HVPl与缓冲中心节点XBc之间的第三缓冲晶体管MB3与第三缓冲ニ极管DB3以及相互串联插入于缓冲中心节点XBc与第二较低电压參考HVMl之间的第四缓冲ニ极管DB4和第四缓冲晶体管MB4。第三和第四缓冲晶体管MB3和MB4具有与高电压缓冲块4的第三内电路节点XB3和第四内电路节点XB4对应并且连接到第三缓冲输入驱动器DRB 3和第四缓冲输入驱动器DRB4而且由第三缓冲输入驱动器DRB 3和第四缓冲输入驱动器DRB4驱动的相应控制或者栅极端子，第三缓冲输入驱动器DRB 3和第四缓冲输入驱动器DRB4又分别连接到第一内电路节点XBl和第二内电路节点XB2、然后连接到第一缓冲输入驱动器DRBl和第二缓冲输入驱动器DRB2以及第ー输出端子OUTBl和第二输出端子0UTB2。具体而言，在该图的例子中，第一和第三缓冲晶体管MBl和MB3为高电压P沟道MOS晶体管(HV Pmos)，而第二和第四缓冲晶体管MB2和MB4为高电压N沟道MOS晶体管(HV Nmos)。另外，缓冲ニ极管DB1、DB2、DB3和DB4为高电压ニ极管(HV ニ极管)。钳位块5又具有第一输入端子INCl和第二输入端子INC2，这些输入端子分别连接到高电压缓冲块4的第一输出端子OUTBl和第二输出端子0UTB2。具体而言，钳位块5包括连接于第一输入端子INCl与第一钳位晶体管MCl的控制或者栅极端子之间的第一钳位驱动器DRC1，第一钳位晶体管MCl又与第一钳位ニ极管DCl串联插入于钳位电压參考PGND (具体为接地)与钳位中心节点XC之间。第一钳位晶体管MCl和第一钳位ニ极管DCl与第一钳位电路节点XCl对应互连。钳位块5也包括连接于第二输入端子INC2与第二钳位晶体管MC2的控制或者栅极端子之间的第二钳位驱动器DRC2，第二钳位晶体管MC2又与第二钳位ニ极管DC2串联插入于钳位中心节点XCc与钳位电压參考PGND之间。第二钳位晶体管MC2和第二钳位ニ极管DC2与第二钳位电路节点XC2对应互连。钳位中心节点XCc也连接到传输信道I的第一输出端子HVout，该端子又经过抗噪声块6连接到连接端子Xdcr，该抗噪声块包括反并联连接(即通过让第一ニ极管的阳极端子连接到第二ニ极管的阴极端子并且反之亦然)于第一输出端子HVout与连接端子Xdcr之间的第一和第二抗噪声ニ极管DNl和DN2。具体而言，在该图的例子中，第一钳位晶体管MCl为高电压P沟道MOS晶体管(HVPmos)，而第二钳位晶体管MC2为高电压N沟道MOS晶体管(HV Nmos)。另外，钳位ニ极管DCl和DC2为高电压ニ极管(HV ニ极管)，而抗噪声ニ极管DNl和DN2为低电压ニ极管(LV
ニ极管)。在钳位到接地电压參考GND的操作的情况下(即在传输信道I的接收步骤期间)在图4中也示出了钳位块5。将注意，当负载主要为电容时也应当保证钳位到接地电压參考GND。在这ー情况下，应当在传输之后将传输信道的输出端子带回到这ー接地值。另外，正确钳位到接地在如下应用中是重要的，在这些应用中，待发送的高电压波形除了在高电压的正值与高电压的负值之间振荡之外保持于接地值持续确定的时间段。也指示了抗噪声块6连接于传输信道I的连接端子Xdcr与第一输出端子HVout 之间。具体而言，此图4也分别示出了钳位晶体管MCl和MC2的等效ニ极管DMCl和DMC2 (第一和第二钳位输入驱动器DRCl和DRC2连接于第一和第二钳位电源电压參考(分别为较高的VDD_P和较低的VDD_M)与接地GND (钳位中心节点XCc也连接到接地GND)之间)。从图4的方案可见，当钳位块5接通时，第一输出端子HVout处于与接地电压GND加上或者减去ー个ニ极管电压的值对应的电压值，而连接端子Xdcr处于与接地电压GND加上或者减去两个ニ极管电压的值对应的电压值。实际上，最优工作条件将让这一第一输出端子HVout处于与接地GND相等的值(如下条件，其中传输信道I对发送信号的失真最小)。事实上，上文所示钳位块5的实际工作条件示出了二次谐波性能尤其在低电源电压的条件之下恶化。在连接大值负载的情况下，高电流可能经过高电压钳位ニ极管DCl和DC2循环，从而对该ニ极管的结本征电容充电并且引起故障。事实上，在传输信道I的接收步骤期间，有必要等待连接端子Xdcr处于零。第一输出端子HVout的由在钳位ニ极管DCl和DC2中的电荷引起的噪声所导致的任何漏电流也引起在这ー连接端子Xdcr上的电压值提高并且因此引起接收扰动。具体而言，一旦已经再次接通高电压缓冲块4，第一输出端子HVout未立即响应，因为高电压缓冲块4供应的多数电流用于在钳位步骤期间预充电的钳位ニ极管DCl和DC2的结电容放电。特别在短脉冲的情况下察觉这ー故障。另外，在接收步骤(其中钳位块5接通并且连接端子Xdcr具有接近但是不等于接地GND的电压值)期间，漏电流可以在比抗噪声块6的反并联ニ极管DNl和DN2的阈值电压更高的电压对第一输出端子HVout充电并且因而扰乱确切地在连接端子Xdcr上的接收。在脉冲周期之后，第一缓冲ニ极管DBl和第三缓冲ニ极管DB3的阳极端子以及第ニ缓冲ニ极管DB2和第四缓冲ニ极管DB4的阴极端子稳定于视诸如电源电压值、内电容值、哪ー个和多少个晶体管用于切换、切换频率等不同因素而定的电压。这意味着每个相继脉冲串列发现不同和未定义的初始条件。通过改变初始状态也修改输出波形从而在输入控制相同时有可能获得不同输出。换而言之，输出信号的波形是输入信号和先前出现的因开关而产生的初始条件的函数从而产生ー类“记忆效应”。本发明的技术问题在于提供一种能够保证正确和可预测的切换初始条件的用于传输信道的配置，该配置具有能够保证正确钳位到电压參考(具体为接地)的钳位电路和在接收模式与发送模式之间的切换电路，该切换电路能够在接收步骤期间避免在它的输入处的信号的非期望减弱，因而适合用于超声应用并且具有比如克服对根据现有技术实现的信道仍然有影响的限制和缺点这样的结构和功能特征。

发明内容
本发明的根本解决方案思想在于，将与传输信道的高电压缓冲块的内节点连接的适当高电压ニ极管用于正确偏置它在ー个脉冲周期与另ー脉冲周期之间的条件以便消除这ー缓冲块的记忆效应，以及关联钳位晶体管与对应高电压MOS晶体管(这些MOS晶体管能够在钳位电路活跃时闭合它们本身并且类似地能够在代之以钳位电路未活跃并且晶体管在关断配置中时维系正和负的高电压)并且实现如下类型的切换电路，该类型的切换电路包括切换晶体管而且具有能够正确驱动这些切换晶体管的控制端子的适当自举电路而 在切换电路本身的输入处的信号朝着它的输出正确“跟随”。基于这ー解决方案思想，如下类型的一种传输信道解决技术问题，该类型的传输信道至少包括-高电压缓冲块，包括缓冲晶体管和相应缓冲ニ极管，插入于相应电压參考之间，所述高电压缓冲块具有至少ー个第一和ー个第二输出端子以及缓冲中心节点；-钳位电路，连接到所述传输信道的第一输出端子并且具有与所述高电压缓冲块的所述第一和第二输出端子连接的至少ー个第一和ー个第二输入端子、第一和第二钳位电路节点以及连接到所述缓冲中心节点的钳位中心节点；-抗噪声块，连接于所述传输信道的连接端子与所述第一输出端子之间；以及-切换电路，插入于所述传输信道的第二输出端子与所述连接端子之间，其特征在于所述钳位电路包括钳位芯，该钳位芯又包括至少ー个第一和ー个第二钳位晶体管，连接到所述中心节点并且分别经过ニ极管连接到所述第一和第二钳位电路节点并且具有相应控制端子，ニ极管被连接成防止所述钳位晶体管的体ニ极管导通；以及连接到所述输出端子和所述第一钳位晶体管的至少ー个第一关断晶体管以及连接到所述输出端子和所述钳位晶体管的第二关断晶体管，所述第一和第二钳位晶体管是互补型高电压MOS晶体管，并且所述第一和第二关断晶体管是通过让相应等效或者体ニ极管反串联以便在所述钳位电路活跃时闭合它们本身而在所述钳位电路未活跃时維持正和负的高电压来连接到所述第一和第二钳位晶体管的互补型高电压MOS晶体管；所述重置电路包括ニ极管并且插入于所述高电压缓冲块的和所述钳位电路的电路节点之间，所述电路节点与包括到所述高电压缓冲块中和所述钳位电路中的所述晶体管的导通端子对应，以及所述切换电路包括至少ー个第一和ー个第二切换晶体管，相互串联并且通过让相应等效或者体ニ极管反串联来插入于所述连接端子与所述第二输出端子之间的互补型高电压MOS晶体管；以及至少ー个自举电路，连接到所述至少ー个第一和ー个第二切换晶体管的相应第一和第二控制端子以及相应第一和第二电压參考并且让在所述第一和第二控制端子与至少ー个第一和ー个第二自举节点之间的寄生电容值比所述至少ー个第一和ー个第二切换晶体管的栅极-源极电容低至少ー个数量级。更具体而言，本发明包括如果需要则独自或者组合采用的以下补充和可选特征。根据本发明的ー个方面，所述第一关断晶体管可以是高电压P沟道MOS晶体管，而所述第二关断晶体管可以是高电压N沟道MOS晶体管。根据本发明的另一方面，所述传输信道还可以包括驱动电路，连接到所述第一和第二钳位晶体管的以及所述第一和第二关断晶体管的相应控制端子并且适合在所述钳位电路活跃时闭合所述第一和第二关断晶体管。根据本发明的这一方面，所述驱动电路可以包括第一和第二驱动晶体管，以交叉方式插入于所述第一和第二钳位晶体管的所述控制端子与所述第一和第二关断晶体管的相应控制端子之间。另外根据本发明的这一方面，所述第一驱动晶体管可以插入于所述第一钳位晶体管的所述控制端子与所述第二关断晶体管的控制端子之间，而所述第二驱动晶体管可以插入于所述第一关断晶体管的控制端子与所述第二钳位晶体管的所述控制端子之间。另外根据本发明的这一方面，所述第一和第二驱动晶体管可以具有连接到所述钳位中心节点的相应控制端子。另外根据本发明的ー个方面，所述钳位芯可以在输入处连接到输入驱动器块，该输入驱动器块包括第一和第二驱动器，插入于第一与第二电源电压參考之间并且具有与所述第一和第二钳位晶体管的所述控制端子连接的相应输出端子。另外根据本发明的另一方面，所述第一钳位晶体管可以是高电压N沟道MOS晶体管，而所述第二钳位晶体管可以是高电压P沟道MOS晶体管。另外，根据本发明的ー个方面，所述第一和第二驱动晶体管可以是类型与所述第一和第~■关断晶体管相似的闻电压MOS晶体管。
另外根据本发明的ー个方面，所述第一关断晶体管可以是高电压N沟道MOS晶体管，而所述第二关断晶体管可以是高电压P沟道MOS晶体管。根据本发明的另一方面，其中所述高电压缓冲块包括至少ー个第一支路，该至少ー个第一支路又包括第一缓冲晶体管和第一缓冲ニ极管，相互串联插入于第一较高电压參考与缓冲中心节点之间并且与第一存储器节点对应互连；以及第二缓冲ニ极管和第二缓冲晶体管，相互串联插入于所述缓冲中心节点与第一较低电压參考之间并且与第二存储器节点对应互连，所述重置电路可以包括-第一存储器ニ极管，插入于所述第一存储器节点与所述第一钳位电路节点之间；以及-第二存储器ニ极管，插入于所述第二存储器节点与所述第二钳位电路节点之间。根据本发明的这一方面，所述第一存储器ニ极管可以具有连接到所述第一存储器节点的阴极端子和连接到所述第一钳位电路节点的阳极端子，而所述第二存储器ニ极管可以具有连接到所述第二存储器节点的阳极端子和连接到所述第二钳位电路节点的阴极端子。也根据本发明的这一方面，所述第一存储器节点可以连接到所述第一缓冲ニ极管的阳极端子，并且所述第一钳位电路节点可以连接到所述第一钳位ニ极管的阳极端子，而所述第二存储器节点可以连接到所述第二缓冲ニ极管的阴极端子，并且所述第二钳位电路节点可以连接到所述第二钳位ニ极管的阴极端子。根据本发明的另一方面，所述第一存储器节点可以与所述第一缓冲晶体管的漏极端子对应，而所述第二存储器节点可以与所述第二缓冲晶体管的漏极端子对应。另外根据本发明的ー个方面，其中所述高电压缓冲块也包括与第一支路并联的第ニ支路，该第二支路又包括第三缓冲晶体管和第三缓冲ニ极管，相互串联插入于第二较高电压參考与所述缓冲中心节点之间并且与第三存储器节点对应互连；以及第四缓冲ニ极管和第四缓冲晶体管，相互串联插入于所述缓冲中心节点与第二较低电压參考之间并且与第四存储器节点对应互连，所述重置电路还可以包括、
-第三存储器ニ极管，插入于所述第三存储器节点与所述第一钳位电路节点之间；以及-第四存储器ニ极管，插入于所述第四存储器节点与所述第二钳位电路节点之间。根据本发明的ー个方面，所述第三存储器ニ极管可以具有连接到所述第三存储器节点的阴极端子和连接到所述第一钳位电路节点的阳极端子，而所述第四存储器ニ极管可以具有连接到所述第四存储器节点的阳极端子和连接到所述第二钳位电路节点的阴极端子。另外，根据本发明的ー个方面，所述第三存储器节点可以连接到所述第三缓冲ニ极管的阳极端子，并且所述第一钳位电路节点可以连接到所述第一钳位ニ极管的阳极端子，而所述第四存储器节点可以连接到可以第四缓冲ニ极管的阴极端子，并且所述第二钳位电路节点可以连接到所述第二钳位ニ极管的阴极端子根据本发明的另一方面，所述第三存储器节点可以与所述第三缓冲晶体管的漏极端子对应，而所述第四存储器节点可以与所述第四缓冲晶体管的漏极端子对应。另外，根据本发明的这一方面，所述高电压缓冲块可以包括与所述缓冲晶体管的控制端子连接的相应缓冲驱动器。根据本发明的另一方面，所述切换电路的所述自举电路可以包括插入于所述第一控制端子与所述第一自举节点之间的至少ー个第一偏置生成器以及插入于所述第二自举节点与所述第二控制端子之间的第二偏置生成器以作为所述自举电路的第一和第二寄生电容。根据本发明的这一方面，所述至少ー个第一和ー个第二偏置生成器可以供应相应
第一和第二偏置电流。另外，根据本发明的ー个方面，所述自举电路还可以包括第一自举晶体管，与第一自举电阻元件串联插入于所述第一切换晶体管的所述第一控制端子与所述第二自举节点之间；以及第ニ自举晶体管，与所述第二自举电阻元件串联插入于所述第二切换晶体管的所述第二控制端子与所述第一自举节点之间。另外，根据本发明的这一方面，所述第一自举晶体管可以具有与所述第一切换晶体管的源极端子对应的、与所述切换电路的第一内电路节点连接的控制端子，而所述第二自举晶体管可以具有与所述第二切换晶体管的源极端子对应的、与所述切换电路的第二内电路节点连接的控制端子。
根据本发明的另一方面，所述第一自举晶体管可以是低电压N沟道MOS晶体管，而所述第二自举晶体管可以是低电压P沟道MOS晶体管。另外，根据本发明的ー个方面，所述第一和第二自举节点可以分别连接到所述第
一和第二电压參考。最后，根据本发明的ー个方面，所述自举电路的所述寄生电容值可以比所述ー个第一和ー个第二切换晶体管的栅极-源极电容低至少ー些数量级、优选为三个数量级。根据本发明的传输信道的特征和优点将从參照附图通过指示性而非限制性的例子给出的对其实施例的下文描述中变得清楚。



在这些附图中-图I示意地示出了根据现有技术实现的用于超声应用的传输信道；-图2示意地示出了在超声换能器中使用的第一和第二超声脉冲；-图3A更具体示出了在接通步骤期间并且在图I的传输信道内包括的高电压开关;-图3B示出了图3A的开关在接通条件之下的等效电路；-图4更具体示出了在图I的传输信道内包括的块；-图5示意地示出了根据本发明实现的具体用于超声应用的传输信道；-图6示意地示出了在图5的传输信道内包括的钳位电路；-图7A更具体示出了在图5的传输信道内包括的切换电路；以及-图7B示出了图7A的切换电路的根据接通条件的等效电路。
具体实施例方式參照这些图并且具体參照图5描述用I整体上指示的用于超声应用的传输信道。为了简化，将向结构上和功能上与关于现有技术描述并且在图I中示出的传输信道对应的単元给予相同标号。传输信道I在它的更一般形式中为如下类型，其包括至少ー个高电压缓冲块4，该缓冲块又包括插入于相应电压參考之间的缓冲晶体管和相应缓冲ニ极管。缓冲晶体管也连接到钳位电路10，该钳位电路又包括经过如下ニ极管连接到传输信道I的内部节点的钳位晶体管，这些ニ极管被连接成防止钳位晶体管的体ニ极管导通。另外，传输信道I包括至少一个重置电路20，该电路包括ニ极管并且插入于高电压缓冲块4的和钳位电路10的电路节点之间，所述电路节点与包括到高电压缓冲块4中和钳位电路10中的晶体管的导通端子对应。根据本发明的一个实施例，传输信道I包括-钳位电路10，连接到钳位电压參考PGND并且包括钳位芯11，该钳位芯连接到第ー输出端子HVout并且具有与高电压缓冲块4的缓冲中心节点XB连接的钳位中心节点XC ；-重置电路20，包括ニ极管并且适当连接到高电压缓冲块4的和钳位电路10的将正确“重新定位”的内节点，以及-切换电路30，插入于至负载的连接端子Xdcr与传输信道I的第二输出端子LVout之间。更具体而言，重置电路20连接到在高电压缓冲块4的晶体管与缓冲ニ极管之间的互连电路节点以及钳位电路10的第一和第二钳位电路节点XCl和XC2。具体而言，重置电路20连接至IJ -在第一缓冲晶体管MBl与第一缓冲ニ极管DBl之间的第一存储器节点XMEl；-在第二缓冲晶体管MB2与第二缓冲ニ极管DB2之间的第二存储器节点XME2； -在第三缓冲晶体管MB3与第三缓冲ニ极管DB3之间的第三存储器节点XME3；-在第四缓冲晶体管MB4与第四缓冲ニ极管DB4之间的第四存储器节点XME4；-第一钳位电路节点XCI;以及-第ニ钳位电路节点XC2。如先前所见，高电压缓冲块4包括至少ー个第一支路，该支路又包括相互串联插入于第一较高电压參考HVPO与缓冲中心节点XB之间并且与第一存储器节点XMEl对应互连的第一缓冲晶体管MBl和第一缓冲ニ极管DBl以及相互串联插入于缓冲中心节点XB与第一较低电压參考HVMO之间并且与第二存储器节点XME2对应互连的第二缓冲ニ极管DB2和第二缓冲晶体管MB2。高电压缓冲块4也具有分别与钳位电路10的第一输入端子INCl和第二输入端子INC2连接的第一输出端子OUTBl和第二输出端子0UTB2。重置电路20包括插入于这些电路节点之间并且具体至少为以下存储器ニ极管的相应存储器节点-ー个第一存储器ニ极管DMEl，插入于第一存储器节点XMEl与第一钳位电路节点XCl之间；以及-ー个第二存储器ニ极管DME2，插入于第二存储器节点XME2与第二钳位电路节点XC2之间。具体而言，第一存储器ニ极管DMEl具有连接到第一存储器节点XMEl的阴极端子和连接到第一钳位电路节点XCl的阳极端子。以双重方式，第二存储器节点DME2具有连接到第二存储器节点XME2的阳极端子和连接到第二钳位电路节点XC2的阴极端子。另外，如先前所见，高电压缓冲块4包括与第一支路并联的第二支路，该第二支路又包括相互串联插入于第二较高电压參考HVPl与缓冲中心节点XB之间并且与第三存储器节点XME3对应互连的第三缓冲晶体管MB3和第三缓冲ニ极管DB3以及相互串联插入于缓冲中心节点XB与第二较低电压參考HVMl之间并且与第四存储器节点XME4对应互连的第四缓冲ニ极管DB4和第四缓冲晶体管MB4。另外,重置电路20因此包括-第三存储器ニ极管DME3，插入于第三存储器节点XME3与第一钳位电路节点XCl之间；以及-第四存储器ニ极管DME4，插入于第四存储器节点XME4与第二钳位电路节点XC2之间。具体而言，第三存储器ニ极管DME3具有连接到第三存储器节点XME3的阴极端子和连接到第一钳位电路节点XCl的阳极端子。以双重方式，第四存储器ニ极管DME4具有连接到第四存储器节点XME4的阳极端子和连接到第二钳位电路节点XC2的阴极端子。
存储器ニ极管DME1、DME2、DME3和DME4为高电压ニ极管(HV ニ极管)。实质上，重置电路20迫使它连接到的所有电路节点在接地參考值附近并且允许传输信道I在任何脉冲周期根据相同条件重启。将注意到，存储器电路节点对应于高电压缓冲块4的对应缓冲晶体管的漏极端子。另外，存储器ニ极管被连接以便具有与缓冲ニ极管不相同的端子。具体而言，第一存储器ニ极管DMEl具有与第一缓冲ニ极管DBl的阳极端子连接的阴极端子，第二存储器ニ极管DME2具有与第二缓冲ニ极管DB2的阴极端子连接的阳极端子，第三存储器ニ极管DME3具有与第三缓冲ニ极管DB3的阳极端子连接的阴极端子，并且第四存储器ニ极管DME4具有与第四缓冲ニ极管DB4的阴极端子连接的阳极端子。如先前所见，高电压缓冲块4包括与缓冲晶体管的控制端子连接的相应缓冲驱动器。 另外，传输信道I包括插入于第一输出端子HVout与连接端子Xdcr之间的抗噪声块6。如图6中更具体所示，钳位电路10包括钳位芯11，该钳位芯连接到第一输出端子HVout并且又包括第一和第二钳位晶体管MCl和MC2，这些晶体管连接到钳位中心节点XC并且具有相应控制或者栅极端子XGl和XG2。这些第一和第二钳位晶体管MCl和MC2具有也在该图中指示的相应第一和第二等效ニ极管DMCl和DMC2。具体而言，在该图的例子中，第一钳位晶体管MCl为高电压N沟道MOS晶体管(HVNmos)，而第二钳位晶体管MC2为高电压P沟道MOS晶体管(HVPmos)。钳位芯11也包括第一和第二关断晶体管MSl和MS2。具体而言，第一关断晶体管MSl与第一钳位晶体管MCl串联插入并且连接到第一输出端子HVout。另外，第二关断晶体管MS2与第二钳位晶体管MC2串联插入并且也连接到第一输出端子HVout。这些第一和第二关断晶体管MSl和MS2具有也在该图中指示的相应第一和第二等效ニ极管DMSl和DMS2。具体而言，第一和第二切换晶体管MSl和MS2为类型与钳位晶体管MCl和MC2相反的高电压MOS晶体管。在该图的例子中，第一关断晶体管MSI为高电压P沟道MOS晶体管(HV Pmos)，而第二关断晶体管MS2为高电压N沟道MOS晶体管(HV Nmos)。另外，第一关断晶体管MSl的和第二钳位晶体管MCl的第一等效或者体ニ极管DMSl和DMCl分别与第一钳位电路节点XCl对应反串联连接。类似地，第二关断晶体管MS2的和第二钳位晶体管MC2的第二等效或者体ニ极管DMS2和DMC2分别与第二钳位电路节点XC2对应反串联连接。这些第一和第二关断晶体管MSl和MS2为如下MOS晶体管，如下文将阐明的那样，这些晶体管具体也由于使用适当驱动电路而能够在钳位电路10活跃时关闭它们本身而在钳位电路10未活跃并且晶体管在关断配置中时维持正和负的高电压。另外，如下文将在说明书中阐明的那样，钳位芯11然后经由关断晶体管MSl和MS2的驱动电路14在输入处连接到输入驱动器块13，该驱动电路适合在钳位电路10活跃时闭合第一和第二关断晶体管MSl和MS2。具体而言，输入驱动器块13为低电压类型并且包括第一驱动器DRCl (该驱动器插入于第一和第二钳位电源电压參考(分别为较高的VDD_P和较低的VDD_M)之间并且具有与第一钳位晶体管MCl的第一控制端子XGl连接的输出端子)以及第二驱动器DRC2 (该驱动器插入于第一和第二钳位电源电压參考(分别为较高的VDD_P和较低的VDD_M)之间并且具有与第二钳位晶体管MC2的第二控制端子XG2连接的输出端子)。驱动电路14包括以交叉方式插入于第一和第二钳位晶体管MCl和MC2的以及第一和第二关断晶体管MSl和MS2的控制端子之间的第一和第二驱动晶体管Ml和M2。具体而言，第一驱动晶体管Ml插入于第一钳位晶体管MCl的第一控制端子XGl与第二驱动晶体管MS2的控制或者栅极端子XS2之间，而第二驱动晶体管M2插入于第一驱动晶体管MSl的控制或者栅极端子XSl与第二钳位晶体管MC2的控制端子XG2之间。另外，第一和第二驱动晶体管Ml和M2具有连接到钳位中心节点XC的相应控制或者栅极端子Xl和X2。具体而言，第一和第二驱动晶体管Ml和M2为类型与关断晶体管MSl和MS2相似 的高电压MOS晶体管。具体而言，在该图的例子中，第一驱动晶体管Ml为高电压P沟道MOS晶体管(HV Pmos)，而第二驱动晶体管M2为高电压N沟道MOS晶体管(HV Nmos)。这些第一和第二驱动晶体管Ml和M2具有如该图中所示相应第一和第二等效ニ极管DMl和DM2。以这一方式，驱动电路14保证关断晶体管MSl和MS2的关断。具体而言，驱动电路14在高电压正确驱动第一和第二关断晶体管MSl和MS2从而在钳位步骤期间迫使它们闭合，而第一和第二钳位晶体管MCl和MC2在低电压(电压在O与3V之间变化)由输入驱动器块13直接驱动。因此具体在由第一和第二驱动晶体管Ml和M2接通和关断第一和第二关断晶体管MSl和MS2时，由于驱动电路14驱动的关断晶体管MSl和MS2而迫使第一输出端子HVout接地并且保持接地。将注意，在钳位步骤期间也就高负载值而言(并且在应用于传输信道的情况下根据接收条件)，电流流过钳位电路10的晶体管的沟道而未对关断晶体管MSl和MS2的本征ニ极管DMSl和DMS2充电，从而以这一方式克服关于现有技术察觉的问题。具体而言，负载电流未流过关断晶体管MSl和MS2的等效ニ极管DMSl和DMS2的结，而是流过它们的沟道，从而避免图4中所示已知电路的ニ极管会存在的对可能结电容充电。传输信道I也包括切換电路30，该电路又包括相互串联插入于连接端子Xdcr与第ニ输出端子LVout之间的至少ー个第一切换晶体管MSWl和第二切换晶体管MSW2。切换电路30具体用作在这ー传输信道I的接收模式与传输模式之间的切换电路并且在接通时朝着第二输出端子LVout传送在传输信道I的抗噪声块6的输出处的低电压信号。具体而言，在该图的例子中，第一切换晶体管MSWl为高电压P沟道MOS晶体管(HVPmos)，而第二切换晶体管MSW2为高电压N沟道MOS晶体管(HV Nmos)。在图7A中也指示这些晶体管的寄生或者体ニ极管(分别为DSWl和DSW2)与第一内电路节点XWl对应反串联连接。根据本发明的一个实施例，切换电路30包括至少ー个自举电路31，该自举电路分别连接到第一切换晶体管MSWl的和第二切换晶体管MSW2的第一控制或者栅极端子XGWl和第二控制或者栅极端子XGW2。自举电路31也与第一自举节点XBWl和第二自举节点XBW2对应连接到第一电压參考VDD_M和第二电压參考VDD_P (具体为电源电压參考)。自举电路31包括插入于第一控制端子XGWl与第一自举节点XBWl之间的至少ー个第一偏置生成器Gl以及插入于第二自举节点XBW2与第二控制端子XGW2之间的第二偏置生成器G2。这些第一和第二偏置生成器Gl和G2供应相应第一和第二偏置电流Ibl和Ib2并且具有分别插入于第一控制端子XGWl与第一自举节点XBWl之间和第二控制端子XGW2与第二自举节点XBW2之间的相应第一和第二寄生电容Cgenl和Cgen2 (这些寄生电容为自举电路31的寄生电容)。进ー步优选地，这些第一和第二寄生电容Cgenl和Cgen2具有比第一和第二切换晶体管MSWl和MSW2的相应第一和第二栅极-源极电容Cswl和Csw2低得多的电容值。具体而言，这些第一和第二寄生电容Cgenl和Cgen2具有比第一和第二栅极_源极电容Cswl和Csw2低至少ー个数量级(优选为ー些数量级、具体为三个数量级)的电容值。更具体而言，第一寄生电容Cgenl具有比第一切换晶体管MSWl的第一栅扱-源极电容Cswl低至少ー个数量级的电容值，而第二寄生电容Cgen2具有比第二切换晶体管MSW2的第二栅扱-源极电容Cswl低至少ー个数量级的电容值。自举电路31也包括与第一自举电阻兀件RBWl串联插入于第一切换晶体管MSWl的第一控制端子XGWl与第二自举节点XBW2之间的第一自举晶体管MBW1。第一自举晶体管MBffl也具有与第一切换晶体管MSWl的源极端子对应的、与切换电路30的第一内电路节点XWl连接的控制或者栅极端子。类似地，自举电路31包括与第二自举电阻元件RBW2串联插入于第二切换晶体管MSW2的第二控制端子XGW2与第一自举节点XBWl之间的第二自举晶体管MBW2。第二自举晶体管MBW2也具有与第二切换晶体管MSW2的源极端子对应的、与切换电路30的第二内电路节点XW连接的控制或者栅极端子。具体而言，在该图的例子中，第一自举晶体管MBWl为低电压N沟道MOS晶体管(LVNmos)，而第二自举晶体管MBW2为低电压P沟道MOS晶体管(LV Pmos)。第一偏置生成器Gl是适合供应这样的电流Ibl的电流生成器，该电流使得流过第一自举晶体管MBWl和第一自举电阻元件RBWl的这ー电流Ibl所形成的电压能够接通第一切换晶体管MSWl。以相同方式，第二偏置生成器G2是适合供应这样的电流Ib2的电流生成器，该电流使得流过第二自举晶体管MBW2和第二自举电阻元件RBW2的这ー电流Ib2所形成的电压能够接通第二切换晶体管MSW2。因此清楚的是，根据切换电路30的工作或者接通条件，该电路表现如同图7B中所不它的等效电路。具体而言，切换晶体管MSWl和MSW2的栅极端子均连接到固定电压节点(在该图中示意为连接到接地GND)，并且这些晶体管表现为插入于连接端子Xdcr与传输信道I的输出端子LVout (输出端子LVout与第二内电路节点XW2重合)之间并且与第一内电路节点Xffl对应互连的相应电阻RSWl和RSW2。根据这些条件，由于存在自举电路31及其偏置生成器Gl和G2，第一切换晶体管MSffl的第一栅扱-源极电容Cswl与第一偏置生成器Gl的第一寄生电容Cgenl串联插入于第一内电路节点XWl与接地GND之间，而第二切换晶体管MSW2的第二栅扱-源极电容Csw2 与第二偏置生成器G2的第二寄生电容Cgen2串联插入于第二内电路节点XW2与接地GND之间。以这一方式，总寄生电容由(图7B中的虚线圆包围)相对于已知电路而言減少，从而减少对在切换电路30本身的输入处的(具体向连接端子Xdcr施加并且朝着第二输出端子LVout发送的)信号的非期望减弱。根据本发明的一个实施例，传输信道I具体用于驱动用于超声应用的压电换能器。实质上，传输信道I由于如上文所示钳位电路的存在而保证也在高值负载存在时将钳位电路正确钳位到电压參考(具体为接地GND)，从而消除与已知电路的ニ极管的结电容的负载连接的故障。具体而言，在钳位电路接通的任何时间，在连接端子Xdcr上的电压值达到与接地值GND加上或者减去ニ极管电压相等的值，从而提高二次谐波尤其在低电源电压的性能。 另外，朝着接地參考端子GND传送在包括钳位电路的根据本发明的传输信道的接收步骤期间的泄漏电流，从而防止第一输出端子HVout对它本身充电并且以这一方式克服关于现有技术描述的电路的缺点。另外，重置电路在钳位电路实现的任何钳位步骤之后迫使高电压缓冲块内包括的缓冲晶体管(这些晶体管为高功率MOS晶体管)的漏极端子的电压值为接近接地參考值的电压值，从而应用于传输信道的所有相继脉冲周期从相同初始条件重启。具体而言，在超声应用的情况下，这限制超声脉冲与相继超声脉冲之差。最后，由于存在切换电路而保证向传输信道的连接端子Xdcr施加的信号的正确传输，这一切换电路在接通条件下时具有减少的总寄生电容。显然，将允许本领域技术人员以满足偶然和具体需要为目的地引入对上文描述的电路的都在如所附权利要求限定的本发明保护范围内的若干修改和变化。
权利要求
1.一种传输信道(I)，至少包括 -高电压缓冲块⑷，包括缓冲晶体管(MB1，MB2, MB3, MB4)和相应缓冲ニ极管(DB1，DB2，DB3，DB4)，插入于相应电压參考(HVP0，HVP1，HVM0，HVM1)之间，所述高电压缓冲块(4)具有至少ー个第一和ー个第二输出端子(0UTB1，0UTB2)以及缓冲中心节点(XB)； -钳位电路(10)，连接到所述传输信道(I)的第一输出端子(HVout)，并且具有与所述高电压缓冲块(4)的所述第一和第二输出端子(0UTB1，0UTB2)连接的至少ー个第一和ー个第二输入端子(INC1，INC2)、第一和第二钳位电路节点(XC1，XC2)以及连接到所述缓冲中心节点(XB)的钳位中心节点(XC)； -抗噪声块出)，连接于所述传输信道(I)的连接端子(Xdcr)与所述第一输出端子(HVout)与之间；以及 -切换电路(30)，插入于所述传输信道(I)的第二输出端子(LVout)与所述连接端子(Xdcr)之间， 其特征在干， 所述钳位电路(10)包括钳位芯(11)，所述钳位芯(11)又包括至少ー个第一和ー个第二钳位晶体管(MCI，MC2)，连接到所述中心节点(XC)，并且分别经过ニ极管(DC1，DC2)连接到所述第一和第二钳位电路节点(XCl，XC2)，并且具有相应控制端子(XGl，XG2)，所述ニ极管(DC1，DC2)被连接成防止所述钳位晶体管(MC1，MC2)的体ニ极管导通；以及连接到所述第一输出端子(HVout)和所述第一钳位晶体管(MCl)的至少ー个第一关断晶体管(MSl)，以及连接到所述第一输出端子(HVout)和所述第二钳位晶体管(MC2)的第二关断晶体管(MS2)，所述第一和第二钳位晶体管(MCI，MC2)是互补型高电压MOS晶体管，并且所述第一和第二关断晶体管(MSI，MS2)是通过让相应等效或者体ニ极管反串联以便在所述钳位电路(10)活跃时闭合它们本身而在所述钳位电路(10)未活跃时維持正和负的高电压，来连接到所述第一和第二钳位晶体管(MC1，MC2)的互补型高电压MOS晶体管； 所述重置电路(20)包括ニ极管(DME1，DME2，DME3，DME4)并且插入于所述高电压缓冲块(4)的和所述钳位电路(10)的电路节点(XMEI, XME2，XME3，XME4，XCl，XC2)之间，所述电路节点(XME1，XME2，XME3，XME4，XCl, XC2)与包括到所述高电压缓冲块(4)中和所述钳位电路(10)中的所述晶体管(MB1，MB2，MB3，MB4 ;MC1，MC2)的导通端子对应，以及 所述切换电路(30)包括至少ー个第一和ー个第二切换晶体管(MSW1，MSW2)，相互串联并且通过让相应等效或者体ニ极管(DSW1，DSW2)反串联来插入于所述连接端子(Xdcr)与所述第二输出端子(LVout)之间的互补型高电压MOS晶体管；以及至少ー个自举电路(31)，连接到所述至少ー个第一和ー个第二切换晶体管(MSW1，MSW2)的相应第一和第二控制端子(XGW1，XGW2)以及相应第一和第二电压參考(VDD_P，VDD_M)，并且使在所述第一和第二控制端子(XGW1，XGW2)与至少ー个第一和ー个第二自举节点(XBW1，XBW2)之间的寄生电容值比所述至少ー个第一和ー个第二切换晶体管(MSW1，MSW2)的栅扱-源极电容(Cswl，Csw2)低至少ー个数量级。
2.根据权利要求I所述的传输信道(I)，其特征在于，所述第一关断晶体管(MSl)为高电压P沟道MOS晶体管，所述第二关断晶体管(MS2)为高电压N沟道MOS晶体管。
3.根据权利要求I所述的传输信道(1)，其特征在于，它还包括驱动电路(14)，连接到所述第一和第二钳位晶体管(MCI，MC2)的、以及所述第一和第二关断晶体管(MSI，MS2)的相应控制端子，并且适合在所述钳位电路接通时闭合所述第一和第二关断晶体管(MS1，MS2)。
4.根据权利要求3所述的传输信道(I)，其特征在于，所述驱动电路(14)包括第一和第二驱动晶体管(Ml，M2)，以交叉方式插入于所述第一和第二钳位晶体管(MCI，MC2)的所述控制端子与所述第一和第二关断晶体管(MS1，MS2)的相应控制端子之间。
5.根据权利要求4所述的传输信道(I)，其特征在于，所述第一驱动晶体管(Ml)插入于所述第一钳位晶体管(MCl)的控制端子(XGl)与所述第二关断晶体管(MS2)的控制端子(XS2)之间，所述第二驱动晶体管(M2)插入于所述第一关断晶体管(MSl)的控制端子(XSl)与所述第二钳位晶体管(MC2)的控制端子(XG2)之间。
6.根据权利要求5所述的传输信道(I)，其特征在于，所述第一和第二驱动晶体管(M1，M2)具有连接到所述中心节点(XC)的相应控制端子(XI，X2)。
7.根据权利要求6所述的传输信道(I)，其特征在于，所述钳位芯(11)在所述输入处连接到低电压输入驱动器块(13)，所述低电压输入驱动器块(13)包括第一和第二驱动器(DRC1，DRC2)，插入于第一与第二电源电压參考(VDD_P，VDD_M)之间，并且具有与所述第一和第二钳位晶体管(MC1，MC2)的所述控制端子(XG1，XG2)连接的相应输出端子。
8.根据权利要求I所述的传输信道(I)，其特征在于，所述第一钳位晶体管(MCl)为高电压N沟道MOS晶体管，所述第二钳位晶体管(MC2)为高电压P沟道MOS晶体管。
9.根据权利要求I所述的传输信道(I)，其特征在于，所述第一和第二驱动晶体管(M1，M2)为类型与所述第一和第二关断晶体管(MS1，MS2)相似的高电压MOS晶体管。
10.根据权利要求I所述的传输信道(I)，其特征在于，所述第一关断晶体管(Ml)为高电压N沟道MOS晶体管，所述第二关断晶体管(M2)为高电压P沟道MOS晶体管。
11.根据权利要求I所述的传输信道(I)，其特征在于，所述高电压缓冲块(4)包括至少ー个第一支路，所述至少ー个第一支路又包括第一缓冲晶体管(MB1)和第一缓冲ニ极管(DBl)，相互串联插入于第一较高电压參考(HVPO)与缓冲中心节点(XB)之间并且与第一存储器节点(XMEl)对应互连；以及第二缓冲ニ极管(DB2)和第二缓冲晶体管(MB2)，相互串联插入于所述缓冲中心节点(XB)与第一较低电压參考(HVMO)之间，并且与第二存储器节点(XME2)对应互连，其特征在于，所述重置电路(20)包括 -第一存储器ニ极管(DMEl)，插入于所述第一存储器节点(XMEl)与所述第一钳位电路节点(XCl)之间；以及 -第二存储器ニ极管(DME2)，插入于所述第二存储器节点(XME2)与所述第二钳位电路节点(XC2)之间； 所述第一存储器ニ极管(DMEl)具有连接到所述第一存储器节点(XMEl)的阴极端子和连接到所述第一钳位电路节点(XCl)的阳极端子，所述第二存储器ニ极管(DME2)具有连接到所述第二存储器节点(XME2)的阳极端子和连接到所述第二钳位电路节点(XC2)的阴极端子； 所述第一存储器节点(XMEl)连接到所述第一缓冲ニ极管(DBl)的阳极端子，并且所述第一钳位电路节点(XCl)连接到所述第一钳位ニ极管(DCl)的阳极端子，所述第二存储器节点(XME2)连接到所述第二缓冲ニ极管(DB2)的阴极端子，并且所述第二钳位电路节点(XC2)连接到所述第二钳位ニ极管(DC2)的阴极端子；并且所述第一存储器节点(XMEl)与所述第一缓冲晶体管(MBl)的漏极端子对应，所述第二存储器节点(XME2)与所述第二缓冲晶体管(MB2)的漏极端子对应。
12.根据权利要求11所述的传输信道(I)，其特征在于，所述高电压缓冲块(4)也包括与所述第一支路并联的第二支路，所述第二支路又包括第三缓冲晶体管(MB3)和第三缓冲ニ极管(DB3)，相互串联插入于第二较高电压參考(HVPl)与所述缓冲中心节点(XB)之间并且与第三存储器节点(XME3)对应互连；以及第四缓冲ニ极管(DB4)和第四缓冲晶体管(MB4)，相互串联插入于所述缓冲中心节点(XB)与第二较低电压參考(HVMl)之间并且与第四存储器节点(XME4)对应互连，其特征在于，所述重置电路(20)还包括 -第三存储器节点(DME3)，插入于所述第三存储器节点(XME3)与所述第一钳位电路节点(XCl)之间；以及 -第四存储器ニ极管(DME4)，插入于所述第四存储器节点(XME4)与所述第二钳位电路节点(XC2)之间； 所述第三存储器ニ极管(DME3)具有连接到所述第三存储器节点(XME3)的阴极端子和连接到所述第一钳位电路节点(XCl)的阳极端子，所述第四存储器ニ极管(DME4)具有连接到所述第四存储器节点(XME4)的阳极端子和连接到所述第二钳位电路节点(XC2)的阴极端子； 所述第三存储器节点(XME3)连接到所述第三缓冲ニ极管(DB3)的阳极端子，并且所述第一钳位电路节点(XCl)连接到所述第一钳位ニ极管(DCl)的阳极端子，所述第四存储器节点(XME4)连接到所述第四缓冲ニ极管(DB4)的阴极端子，并且所述第二钳位电路节点(XC2)连接到所述第二钳位ニ极管(DC2)的阴极端子；并且 所述第三存储器节点(XME3)与所述第三缓冲晶体管(MB3)的漏极端子对应，所述第四存储器节点(XME4)与所述第四缓冲晶体管(MB4)的漏极端子对应。
13.根据权利要求12所述的传输信道(I)，其特征在于，所述高电压缓冲块(4)包括与所述缓冲晶体管(MB1，MB2, MB3, MB4)的控制端子连接的相应缓冲驱动器(DRB1，DRB2，DRB3, DRB4)。
14.根据权利要求I所述的传输信道(I)，其特征在于，所述切换电路(30)的所述自举电路(31)包括插入于所述第一控制端子(XGWl)与所述第一自举节点(XBWl)之间的至少ー个第一偏置生成器(Gl)以及插入于所述第二自举节点(XBW2)与所述第二控制端子(XGW2)之间的第二偏置生成器(G2)以作为所述自举电路(31)的第一和第二寄生电容(CgenI, Cgen2),所述至少ー个第一和ー个第二偏置生成器(G1, G2)供应相应第一和第二偏置电流(Ibl，Ib2)。
15.根据权利要求14所述的传输信道(I)，其特征在于，所述自举电路(31)还包括第一自举晶体管(MBW1)，与第一自举电阻元件(RBWl)串联插入于所述第一切换晶体管(MSffl)的第一控制端子(XGWl)与所述第二自举节点(XBW2)之间；以及第ニ自举晶体管(MBW2)，与第二自举电阻元件(RBW2)串联插入于所述第二切换晶体管(MSW2)的所述第二控制端子(XGW2)与所述第一自举节点(XBWl)之间； 所述第一自举晶体管(MBWl)具有与所述第一切换晶体管(MSWl)的源极端子对应的、与所述切换电路(30)的第一内电路节点(XWl)连接的控制端子，所述第二自举晶体管(MBW2)具有与所述第二切换晶体管(MSW2)的源极端子对应的、与所述切换电路(30)的第ニ内电路节点(XW2)连接的控制端子。
16.根据权利要求I所述的传输信道(1)，其特征在于，所述自举电路(31)的所述寄生电容值比所述至少ー个第一和ー个第二切换晶体管(MSW1，MSW2)的所述栅扱-源极电容(Cswl, Csw2)低至少ー些数量级、优选为三个数量级。
全文摘要
描述一种传输信道(1)，该传输信道包括至少一个高电压缓冲块(4)，包括缓冲晶体管(MB1，MB2，MB3，MB4)和相应缓冲二极管(DB1，DB2，DB3，DB4)，插入于相应电压参考(HVP0，HVP1，HVM0，HVM1)之间；钳位电路(10)，连接到传输信道(1)的第一输出端子(HVout)；抗噪声块(6)，连接于第一输出端子(HVout)与传输信道(1)的连接端子(Xdcr)之间；以及切换电路(30)，插入于传输信道(1)的连接端子(Xdcr)与第二输出端子(LVout)之间。有利地根据本发明，钳位电路(10)包括钳位芯(11)；重置电路(20)，包括二极管(DME1，DME2，DME3，DME4)，插入于高电压缓冲块(4)的和钳位电路(10)的电路节点(XME1，XME2，XME3，XME4，XC1，XC2)之间，电路节点(XME1，XME2，XME3，XME4，XC1，XC2)与包括到高电压缓冲块(4)中和钳位电路(10)中的所述晶体管(MB1，MB2，MB3，MB4，MC1，MC2)的导通端子对应；以及切换电路(30)。
文档编号H03K17/0416GK102668380SQ201080057600
公开日2012年9月12日 申请日期2010年9月29日 优先权日2009年12月30日
发明者A·里奇亚多, D·U·吉祖, G·里科蒂, S·罗西 申请人:意法半导体股份有限公司