专利名称：用于时钟分割器的高效重定时器的制作方法
技术领域：
本发明一般来说涉及一种重定时电路或重定时器，且更特定来说涉及一种用于时钟分割器的重定时器。
背景技术：
图IA图解说明常规分割器100。一般来说，分割器100包括延迟链、计数器102、延迟电路104、预调节器106、重定时器108及驱动器110。一般来说，所述延迟链由时钟缓冲器112及114构成，时钟缓冲器112及114接收差分时钟信号CLKIN并产生经延迟差分时钟信号CLKl及CLK2。通常，缓冲器112及114有效地隔离并锐化电阻器-电容器(RC)限制时钟信号CLKIN，从而“清理”时钟信号CLKIN。缓冲器112及114各自还引入延迟。在操作中，将这些差分时钟信号CLKl及CLK2提供到计数器102、延迟电路104、预调节器106及重定时器108，使得可从驱动器110输出经分割时钟信号CLK0UT。特定来说，计数器102 (其可由复位信号RST复位且具有可编程分割以分割时钟信号CLKIN)连同延迟电路104及预调节器106 —起接收时钟信号CLKl。另一方面，重定时器108接收时钟信号CLK2。此特定布置的原因是功率节省，因为其允许计数器102、延迟电路104及预调节器106为“散漫的”。图IB是预调节器106及重定时器108的更详细图示。一般来说，预调节器106由从延迟电路104接收数据并对所述数据执行逻辑运算的逻辑116以及触发器118及120 (其由时钟信号CLKl及时钟信号CLKl的逆计时)构成。本质上，预调节器106在50%工作循环及1/2循环延迟内将来自延迟电路104的数据公式化到重定时器108。触发器118及120中的每一者分别耦合到重定时器108的触发器122及124。触发器122及124分别由时钟信号CLK2及时钟信号CLK2的逆定时或计时。“或”门126接收来自触发器122及124的输出以便产生50%工作循环，且多路复用器128接收时钟信号CLK2及来自“或”门126的信号以产生用于驱动器110的输出信号OUT。本质上，重定时器108产生具有较低噪声时钟的时钟计数器输出。然而，关于此布置的问题是，电路108消耗过多的功率、具有过多的噪声且为过大的。一般来说，相位噪声及抖动随重定时而变，功率消耗也是如此。因此，需要一种具有较低功率消耗及较少噪声的较小电路。常规电路的一些其它实例为第7，356，106号美国专利；第2005/0135471号美国专利公开案；及第W02008/132669号PCT公开案。
发明内容
本发明的所描述实施例提供一种设备。所述设备包括预调节器，其接收第一差分时钟信号及数据信号且产生第一差分输出信号及第二差分输出信号；及重定时器，其具有第一输出端子；第二输出端子；第一差分输入对，其I禹合到所述第一及第二输出端子且接收所述第一差分输出信号；第二差分输入对，其耦合到所述第一及第二输出端子且接收所述第二差分输出信号；线“或”门，其耦合到所述第一及第二差分对中的每一者；及一对时钟输入晶体管，其耦合到所述第一及第二差分输入对且接收第二差分时钟信号。根据本发明的实例性实施例，所述第一及第二差分对中的每一者进一步包括第一双极晶体管，所述第一双极晶体管在其集电极处耦合到所述线“或”门且在其基极处接收所述第一及第二差分输出信号中的一者的第一部分；及第二双极晶体管，所述第二双极晶体管在其集电极处耦合到所述线“或”门、在其基极处接收所述第一及第二差分输出信号中的一者的第二部分且在其射极处耦合到所述第一双极晶体管的射极。根据本发明的实例性实 施例，所述设备进一步包括第一时钟缓冲器，其接收输入时钟信号且输出所述第二差分时钟信号；及第二时钟缓冲器，其耦合到第一延迟电路且输出所述第一差分时钟信号。根据本发明的实例性实施例，所述预调节器进一步包括逻辑，其接收所述数据信号；第一触发器，其耦合到所述逻辑、接收所述第一差分时钟信号且输出所述第一差分输出信号；及第二触发器，其耦合到所述逻辑，接收所述第一差分时钟信号的逆信号且输出所述
第二差分输出信号。根据本发明的实例性实施例，所述对时钟输入晶体管进一步包括第三双极晶体管，所述第三双极晶体管在其集电极处耦合到所述第一差分对的所述第一及第二双极晶体管的所述射极且在其基极处接收所述第二差分时钟信号的第一部分；及第四双极晶体管，所述第四双极晶体管在其集电极处耦合到所述第二差分对的所述第一及第二双极晶体管的所述射极、在其基极处接收所述第二差分时钟信号的第二部分且在其射极处耦合到所述第三双极晶体管的射极。根据本发明的实例性实施例，所述设备进一步包括耦合到所述第三及第四双极晶体管的所述射极的电流源。根据本发明的实例性实施例，所述对时钟输入晶体管进一步包括第三双极晶体管，所述第三双极晶体管在其射极处耦合到所述第一差分对的所述第一及第二双极晶体管的所述射极且在其基极处接收所述第二差分时钟信号的第一部分；及第四双极晶体管，所述第四双极晶体管在其射极处耦合到所述第二差分对的所述第一及第二双极晶体管的所述射极且在其基极处接收所述第二差分时钟信号的第二部分。根据本发明的实例性实施例，所述设备进一步包括第一电流源，其耦合到所述第三双极晶体管的所述射极；及第二电流源，其耦合到所述第四双极晶体管的所述射极。根据本发明的实例性实施例，提供一种设备。所述设备包括预调节器，其接收第一差分时钟信号及数据信号且产生第一差分输出信号及第二差分输出信号；及重定时器，其具有第一电压轨；第二电压轨；线“或”门、第一输出端子及第二输出端子；第一电阻器，其率禹合于所述第一电压轨与所述第一输出端子之间；第二电阻器，其稱合于所述第一电压轨与所述第二输出端子之间；第一双极晶体管，所述第一双极晶体管在其集电极处耦合到所述线“或”门且在其基极处接收所述第一差分输出信号的第一部分；及第二双极晶体管，所述第二双极晶体管在其集电极处耦合到所述线“或”门、在其基极处接收所述第一差分输出信号的第二部分且在其射极处耦合到所述第一双极晶体管的射极；第三双极晶体管，所述第三双极晶体管在其集电极处耦合到所述线“或”门且在其基极处接收所述第二差分输出信号的第一部分；及第四双极晶体管，所述第四双极晶体管在其集电极处耦合到所述线“或”门、在其基极处接收所述第二差分输出信号的第二部分且在其射极处耦合到所述第一双极晶体管的所述射极；及一对时钟输入晶体管，其中来自所述对时钟输入晶体管的每一晶体管耦合到所述第一、第二、第三及第四双极晶体管中的接收第二差分时钟信号的一者的所述射极。根据本发明的实例性实施例，所述第一、第二、第三及第四双极晶体管中的每一者为NPN晶体管。根据本发明的实例性实施例，所述对时钟输入晶体管进一步包括第五双极晶体管，所述第五双极晶体管在其集电极处耦合到所述第一及第二双极晶体管的所述射极且在其基极处接收所述第二差分时钟信号的第一部分；及第六双极晶体管，所述第六双极晶体管在其集电极处耦合到所述第三 及第四双极晶体管的所述射极、在其基极处接收所述第二差分时钟信号的第二部分且在其射极处耦合到所述第五双极晶体管的射极。根据本发明的实例性实施例，所述设备进一步包括耦合到所述第五及第六双极晶体管的所述射极的电流源。根据本发明的实例性实施例，所述对时钟输入晶体管进一步包括第五双极晶体管，所述第五双极晶体管在其射极处耦合到所述第一及第二双极晶体管的所述射极且在其基极处接收所述第二差分时钟信号的第一部分；及第六双极晶体管，所述第六双极晶体管在其射极处耦合到所述第三及第四双极晶体管的所述射极且在其基极处接收所述第二差分时钟信号的第二部分。根据本发明的实例性实施例，所述设备进一步包括第一电流源，其耦合到所述第五双极晶体管的所述射极；及第二电流源，其耦合到所述第六双极晶体管的所述射极。根据本发明的实例性实施例，一种设备包括延迟链，其接收输入时钟信号且产生多个差分时钟信号；计数器，其具有可编程分割且耦合到所述延迟链以接收所述多个差分时钟信号中的第一差分时钟信号；延迟电路，其耦合到所述计数器且接收所述第一差分时钟信号；预调节器，其耦合到所述延迟电路、接收所述第一差分时钟信号且产生第一差分输出信号及第二差分输出信号，其中所述预调节器包含逻辑，其接收所述数据信号；第一触发器，其耦合到所述逻辑、接收所述第一差分时钟信号且输出所述第一差分输出信号；及第二触发器，其耦合到所述逻辑、接收所述第一差分时钟信号的逆信号且输出所述第二差分输出信号；重定时器，其具有第一电压轨；第二电压轨；线“或”门、第一输出端子及第二输出端子；第一电阻器，其耦合于所述第一电压轨与所述第一输出端子之间；第二电阻器，其耦合于所述第一电压轨与所述第二输出端子之间；第一NPN晶体管，所述第一NPN晶体管在其集电极处耦合到所述线“或”门且在其基极处接收所述第一差分输出信号的第一部分；及第二 NPN晶体管，所述第二 NPN晶体管在其集电极处耦合到所述线“或”门、在其基极处接收所述第一差分输出信号的第二部分且在其射极处耦合到所述第一双极晶体管的射极；第三NPN晶体管，所述第三NPN晶体管在其集电极处耦合到所述线“或”门且在其基极处接收所述第二差分输出信号的第一部分；及第四NPN晶体管，所述第四NPN晶体管在其集电极处耦合到所述线“或”门、在其基极处接收所述第二差分输出信号的第二部分且在其射极处耦合到所述第一双极晶体管的所述射极；及一对时钟输入晶体管，其中来自所述对时钟输入晶体管的每一晶体管耦合到所述第一、第二、第三及第四双极晶体管中的接收第二差分时钟信号的一者的所述射极；及驱动器，其耦合到所述重定时器的所述第一及第二输出端子以便输出经分割时钟信号。根据本发明的实例性实施例，所述对时钟输入晶体管进一步包括第五NPN晶体管，所述第五NPN晶体管在其集电极处耦合到所述第一及第二 NPN晶体管的所述射极且在其基极处接收所述第二差分时钟信号的第一部分；及第六双极晶体管，所述第六双极晶体管在其集电极处耦合到所述第三及第四NPN晶体管的所述射极、在其基极处接收所述第二差分时钟信号的第二部分且在其射极处耦合到所述第五NPN晶体管的射极。根据本发明的实例性实施例，所述设备进一步包括耦合到所述第五及第六NPN晶体管的所述射极的电流源。
根据本发明的实例性实施例，所述对时钟输入晶体管进一步包括第五NPN晶体管，所述第五NPN晶体管在其射极处耦合到所述第一及第二 NPN晶体管的所述射极且在其基极处接收所述第二差分时钟信号的第一部分；及第六NPN晶体管，所述第六NPN晶体管在其射极处耦合到所述第三及第四NPN晶体管的所述射极且在其基极处接收所述第二差分时钟信号的第二部分。根据本发明的实例性实施例，所述设备进一步包括第一电流源，其耦合到所述第五NPN晶体管的所述射极；及第二电流源，其耦合到所述第六NPN晶体管的所述射极。
下文参考附图来描述图解说明本发明的原理的实例性实施例，其中图IA及IB是常规分割器的框图；图2A是根据本发明的实例性实施例的重定时器及预调节器的框图；且图2B及2C是图2A的重定时器的电路图。
具体实施例方式可看到，图2A展示根据本发明的实例性实施例的重定时器202及预调节器204 (其既定替换图I的预调节器106及重定时器108)。一般来说，重定时器202由集成信号级212构成，而除已用逻辑206替换逻辑116以外，预调节器204与预调节器106大体相同。逻辑206经映射以与级212—起操作。在图2B中，可更详细地看到级212的实例(其在图2B中称作212_1)。此处，电阻器Rl及R2 (其各自为大约200 Q ) 一般耦合于电压轨VDD与输出端子OUTP及OUTN之间，且级联差分对Q1/Q2、Q3/Q4及Q5/Q6 (其优选地为NPN晶体管)一般耦合到输出端子OUTP及0UTN。差分对Ql及Q2从触发器118接收“偶数”信号，且差分对Q3及Q4从触发器120接收“奇数”信号。另外，由于这些差分对Q1/Q2及Q3/Q4中的每一者耦合到输出端子OUTP及OUTN两者，因此形成线“或”门216。接着将时钟信号CLK2提供到差分对Q5/Q6 (其耦合到差分对Q1/Q2及Q3/Q4中的每一者)。另外，电流源214-1耦合于差分对Q5/Q6与电压轨VSS(其通常处于接地)之间。在操作中，来自触发器118及120的“奇数”与“偶数”信号可能不完全对准，且一般来说，级212实现重对准或重定时。假定端子EP及ON为逻辑高(或“I”)且端子OP及EN为逻辑低(或“0”)，则输出端子OUTP及OUTN在向端子CLKP及CLKN中输入时钟信号CLK2时进行双态切换。另外，假定端子EN及OP为高且端子ON及EP为低，则输出端子OUTP及OUTN在向端子CLKP及CLKN中输入时钟信号CLK2时进行双态切换。因此，与常规重定时器(例如重定时器108)相比，重定时器202借助较紧凑的布置及较低的功率消耗实现重定时。现在转到图2C，可更详细地看到级212的实例(其在图2B中称作212_2)。级212_2具有类似于级212-1的结构，包含相同组件中的许多组件。级212-1与212-2之间的一些差异为，电流源214-1已由电流源214-2及214-3替换且晶体管Q5及Q6经布置以分别与差分对Q1/Q2及Q3/Q4并联。与具有相同一般功能性的级212-1相比，级212-2中的此布置以较低的电压实现操作。本文打算涵盖具有 在实例性实施例的上下文中所描述的特征或步骤中的一者或一者以上的不同组合(具有所有此些特征或步骤或者仅其中的一些)的实施例。所属领域的技术人员将了解，在所主张发明的范围内还可能有许多其它实施例及变化形式。
权利要求
1.一种设备，其包括 预调节器，其接收第一差分时钟信号及数据信号且产生第一差分输出信号及第ニ差分输出信号；及 重定时器，其具有 第一输出端子； 第二输出端子； 第一差分输入对，其耦合到所述第一及第ニ输出端子且接收所述第一差分输出信号； 第二差分输入对，其耦合到所述第一及第ニ输出端子且接收所述第二差分输出信号； 线“或”门，其耦合到所述第一及第ニ差分对中的每ー者；及 一对时钟输入晶体管，其耦合到所述第一及第ニ差分输入对且接收第二差分时钟信号。
2.根据权利要求I所述的设备，其中所述第一及第ニ差分对中的每ー者进ー步包括 第一双极晶体管，所述第一双极晶体管在其集电极处耦合到所述线“或”门且在其基极处接收所述第一及第ニ差分输出信号中的一者的第一部分；及 第二双极晶体管，所述第二双极晶体管在其集电极处耦合到所述线“或”门、在其基极处接收所述第一及第ニ差分输出信号中的一者的第二部分且在其射极处耦合到所述第一双极晶体管的射极。
3.根据权利要求2所述的设备，其中所述设备进ー步包括 第一时钟缓冲器，其接收输入时钟信号且输出所述第二差分时钟信号；及 第二时钟缓冲器，其耦合到第一延迟电路且输出所述第一差分时钟信号。
4.根据权利要求3所述的设备，其中所述预调节器进一歩包括 逻辑，其接收所述数据信号； 第一触发器，其耦合到所述逻辑、接收所述第一差分时钟信号且输出所述第一差分输出信号；及 第二触发器，其耦合到所述逻辑，接收所述第一差分时钟信号的逆信号且输出所述第ニ差分输出信号。
5.根据权利要求4所述的设备，其中所述对时钟输入晶体管进ー步包括第三双极晶体管，所述第三双极晶体管在其集电极处耦合到所述第一差分对的所述第一及第ニ双极晶体管的所述射极且在其基极处接收所述第二差分时钟信号的第一部分；及第四双极晶体管，所述第四双极晶体管在其集电极处耦合到所述第二差分对的所述第一及第ニ双极晶体管的所述射极、在其基极处接收所述第二差分时钟信号的第二部分且在其射极处耦合到所述第三双极晶体管的射扱。
6.根据权利要求5所述的设备，其中所述设备进ー步包括耦合到所述第三及第四双极晶体管的所述射极的电流源。
7.根据权利要求2所述的设备，其中所述对时钟输入晶体管进ー步包括 第三双极晶体管，所述第三双极晶体管在其射极处耦合到所述第一差分对的所述第一及第ニ双极晶体管的所述射极且在其基极处接收所述第二差分时钟信号的第一部分；及第四双极晶体管，所述第四双极晶体管在其射极处耦合到所述第二差分对的所述第一及第ニ双极晶体管的所述射极且在其基极处接收所述第二差分时钟信号的第二部分。
8.根据权利要求7所述的设备，其中所述设备进ー步包括 第一电流源，其耦合到所述第三双极晶体管的所述射扱；及 第二电流源，其耦合到所述第四双极晶体管的所述射扱。
9.一种设备，其包括 预调节器，其接收第一差分时钟信号及数据信号且产生第一差分输出信号及第ニ差分输出信号；及 重定时器，其具有 第一电压轨； 第二电压轨； 线“或”门、第一输出端子及第ニ输出端子； 第一电阻器，其稱合于所述第一电压轨与所述第一输出端子之间； 第二电阻器，其耦合于所述第一电压轨与所述第二输出端子之间； 第一双极晶体管，所述第一双极晶体管在其集电极处耦合到所述线“或”门且在其基极处接收所述第一差分输出信号的第一部分；及 第二双极晶体管，所述第二双极晶体管在其集电极处耦合到所述线“或”门、在其基极处接收所述第一差分输出信号的第二部分且在其射极处耦合到所述第一双极晶体管的射极； 第三双极晶体管，所述第三双极晶体管在其集电极处耦合到所述线“或”门且在其基极处接收所述第二差分输出信号的第一部分；及 第四双极晶体管，所述第四双极晶体管在其集电极处耦合到所述线“或”门、在其基极处接收所述第二差分输出信号的第二部分且在其射极处耦合到所述第一双极晶体管的所述射极；及 一对时钟输入晶体管，其中来自所述对时钟输入晶体管的每一晶体管耦合到所述第一、第二、第三及第四双极晶体管中的接收第二差分时钟信号的一个双极晶体管的所述射扱。
10.根据权利要求9所述的设备，其中所述设备进ー步包括 第一时钟缓冲器，其接收输入时钟信号且输出所述第二差分时钟信号；及 第二时钟缓冲器，其耦合到第一延迟电路且输出所述第一差分时钟信号。
11.根据权利要求10所述的设备，其中所述预调节器进一歩包括 逻辑，其接收所述数据信号； 第一触发器，其耦合到所述逻辑、接收所述第一差分时钟信号且输出所述第一差分输出信号；及 第二触发器，其耦合到所述逻辑，接收所述第一差分时钟信号的逆信号且输出所述第ニ差分输出信号。
12.根据权利要求9所述的设备，其中所述第一、第二、第三及第四双极晶体管中的每ー者为NPN晶体管。
13.根据权利要求9所述的设备，其中所述对时钟输入晶体管进ー步包括 第五双极晶体管，所述第五双极晶体管在其集电极处耦合到所述第一及第ニ双极晶体管的所述射极且在其基极处接收所述第二差分时钟信号的第一部分；及第六双极晶体管，所述第六双极晶体管在其集电极处耦合到所述第三及第四双极晶体管的所述射极、在其基极处接收所述第二差分时钟信号的第二部分且在其射极处耦合到所述第五双极晶体管的射扱。
14.根据权利要求13所述的设备，其中所述设备进ー步包括耦合到所述第五及第六双极晶体管的所述射极的电流源。
15.根据权利要求9所述的设备，其中所述对时钟输入晶体管进ー步包括 第五双极晶体管，所述第五双极晶体管在其射极处耦合到所述第一及第ニ双极晶体管的所述射极且在其基极处接收所述第二差分时钟信号的第一部分；及 第六双极晶体管，所述第六双极晶体管在其射极处耦合到所述第三及第四双极晶体管的所述射极且在其基极处接收所述第二差分时钟信号的第二部分。
16.根据权利要求15所述的设备，其中所述设备进ー步包括 第一电流源，其耦合到所述第五双极晶体管的所述射扱；及 第二电流源，其耦合到所述第六双极晶体管的所述射扱。
17.—种设备,其包括 延迟链，其接收输入时钟信号且产生多个差分时钟信号； 计数器，其具有可编程分割且耦合到所述延迟链以接收所述多个差分时钟信号中的第一差分时钟信号； 延迟电路，其耦合到所述计数器且接收所述第一差分时钟信号； 预调节器，其耦合到所述延迟电路、接收所述第一差分时钟信号且产生第一差分输出信号及第ニ差分输出信号，其中所述预调节器包含 逻辑，其接收所述数据信号； 第一触发器，其耦合到所述逻辑、接收所述第一差分时钟信号且输出所述第一差分输出信号；及 第二触发器，其耦合到所述逻辑、接收所述第一差分时钟信号的逆信号且输出所述第ニ差分输出信号； 重定时器，其具有 第一电压轨； 第二电压轨； 线“或”门、第一输出端子及第ニ输出端子； 第一电阻器，其稱合于所述第一电压轨与所述第一输出端子之间； 第二电阻器，其耦合于所述第一电压轨与所述第二输出端子之间； 第一 NPN晶体管，所述第一 NPN晶体管在其集电极处耦合到所述线“或”门且在其基极处接收所述第一差分输出信号的第一部分；及 第二 NPN晶体管，所述第二 NPN晶体管在其集电极处耦合到所述线“或”门、在其基极处接收所述第一差分输出信号的第二部分且在其射极处耦合到所述第一双极晶体管的射极； 第三NPN晶体管，所述第三NPN晶体管在其集电极处耦合到所述线“或”门且在其基极处接收所述第二差分输出信号的第一部分；及 第四NPN晶体管，所述第四NPN晶体管在其集电极处耦合到所述线“或”门、在其基极处接收所述第二差分输出信号的第二部分且在其射极处耦合到所述第一双极晶体管的所述射极；及 一对时钟输入晶体管，其中来自所述对时钟输入晶体管的每一晶体管耦合到所述第一、第二、第三及第四双极晶体管中的接收第二差分时钟信号的一个双极晶体管的所述射极；及 驱动器，其耦合到所述重定时器的所述第一及第ニ输出端子以便输出经分割时钟信号。
18.根据权利要求17所述的设备，其中所述对时钟输入晶体管进ー步包括 第五NPN晶体管，所述第五NPN晶体管在其集电极处耦合到所述第一及第ニ NPN晶体管的所述射极且在其基极处接收所述第二差分时钟信号的第一部分；及 第六双极晶体管，所述第六双极晶体管在其集电极处耦合到所述第三及第四NPN晶体管的所述射极、在其基极处接收所述第二差分时钟信号的第二部分且在其射极处耦合到所述第五NPN晶体管的射扱。
19.根据权利要求18所述的设备，其中所述设备进ー步包括耦合到所述第五及第六NPN晶体管的所述射极的电流源。
20.根据权利要求19所述的设备，其中所述设备进ー步包括 第一电流源，其耦合到所述第五NPN晶体管的所述射极 '及 第二电流源，其耦合到所述第六NPN晶体管的所述射扱。
全文摘要
一般来说，常规重定时器消耗过多的功率、具有过多的噪声且为过大的。另外，一般来说，相位噪声及抖动随重定时而变。在所描述的设备中，预调节器(204)具有逻辑(206)，所述逻辑(206)经映射以与用于时钟分割器的重定时器(202)的集成信号级(212)一起操作以便提供较小的占用面积与减少的功率消耗及改进的噪声特性。
文档编号H03K5/00GK102754343SQ201080063461
公开日2012年10月24日 申请日期2010年12月20日 优先权日2010年2月11日
发明者巴韦什·G·巴克塔, 查理·M·布兰奇 申请人:德州仪器公司