专利名称：时钟除频器及时钟除频方法
技术领域：
本发明是有关于电子电路，尤指时钟除频器及时钟除频方法。
背景技术：
一个复杂系统通常需要许多不同频率的时钟来达成每个子系统和周边装置的需求。使用单独参考时钟，再除频该参考时钟来产生其它所需的频率，如此有利于成本和电力消耗上的考虑。复杂系统通常具有许多操作功率消耗模式，使得当应用需要高数据通量时，系统时钟可以用其最高频率运转，用以在最少时间内完成许多工作的需求。当系统闲置时或当高数据通量的需求减少时，系统时钟以低速运转，或甚至停止，来减低功率消耗。
用于参考时钟除频的时钟除频器可以用许多方式实现。因为参考时钟以高频运作，时钟除频器需要小心的设计考虑来确保其可以在高频下正确运作，并且消耗最小功率。通常时钟除频器是以客制化的方式，来最小化许多时域(clock domain)间的插入歪斜(insertion skew)。
虽然多晶体振荡器可以产生想要的频率，但是振荡晶体元件、被动元件、电路板空间、和增加的元件脚位数会提高整个系统的成本。
因此需要一种时钟除频器，可以用来轻易调整更多的除数选项。
发明内容
有鉴于此，本发明提出一种时钟除频器，包括计数器、选通电路、和输出电路。该计数器计数预定期间来产生致能信号。该选通电路耦接到上述计数器，根据上述致能信号，传送上述输入时钟作为第一中间时钟。该输出电路耦接到上述选通电路，用上述第一中间时钟，产生上述输出时钟。
此外，本发明还提出一种时钟除频方法，接收输入时钟用以产生输出时钟，包括计数预定期间来产生致能信号，根据上述致能信号，传送上述输入时钟作为第一中间时钟，以及用上述第一中间时钟，产生上述输出时钟。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。
图1显示本发明实施例中的时钟产生器的方块图。
图2显示图1中的时钟除频器的方块图。
图3显示本发明实施例中的时钟除频器的时序图，使用的除数为3。
图4a和4b显示本发明实施例中的时钟除频器的时序图，使用的除数为4。
图5a和5b显示本发明实施例中的时钟除频器的时序图，使用的除数为5。
图6a和6b显示本发明实施例中的时钟除频器的时序图，使用的除数为7。
图7a和7b显示本发明实施例中的时钟除频器的时序图，使用的除数为16。
12-振荡器；14-锁相回路；16-时钟除频器；160-计数器；1600-计数暂存器；162-选通电路；164-输出电路；1640-触发器；1642-缓冲器；1644-多工器；166-信号交换模块。
具体实施例方式
在此必须说明的是，于下揭露内容中所提出的不同实施例或范例，是用以说明本发明所揭示的不同技术特征，其所描述的特定范例或排列用以简化本发明，然非用以限定本发明。此外，在不同实施例或范例中可能重复使用相同的参考数字与标号，此等重复使用的参考数字与标号是用以说明本发明所揭示的内容，而非用以表示不同实施例或范例间的关系。
图1显示本发明实施例中的时钟产生器的方块图，包括振荡晶体(Crystal)10、振荡器12、锁相回路(Phase Lock Loop，PLL)14、和时钟除频器16a和16b。振荡晶体10耦接到振荡器12、锁相回路14、然后耦接到时钟除频器16a和16b。
振荡晶体10提供参考时钟，振荡器12接收和输出参考时钟，锁相回路14接收该参考时钟来产生输入时钟Cin，其由时钟除频器16a和16b接收，进而用以产生具有不同时钟频率的输出时钟Cout1和输出时钟Cout2。振荡晶体10可以是石英振荡晶体。
在一个实施例中，振荡晶体10提供12MHz的参考时钟，经由振荡器12传送到锁相回路14来产生具有480MHz时钟频率的输入时钟Cin。时钟除频器16a是“除4”的时钟除频器，接收输入时钟Cin并除以4之后产生具有120MHz时钟频率的输出时钟Cout1。时钟除频器16b是“除5”的时钟除频器，接收输入时钟Cin并除以5之后产生具有96MHz时钟频率的输出时钟Cout2。
图2显示图1中的时钟除频器的方块图，包括计数器160、选通电路162、输出电路164、和信号交换模块166。计数器160耦接到选通电路162、然后到输出电路164。
计数器160接收输入时钟Cin 200、记数值信号202、奇数除法控制信号222、和工作周期控制信号224，并且在预定期间内产生致能信号220，用以产生输出时钟Cout 212的一个时钟脉冲。该预定期间包括第一期间和第二期间，并且可以决定时钟除频器的除数。例如，5个工作周期的预定期间其除数为5。计数器160计数输入时钟Cin 200的时钟脉冲，用以建立该第一期间和该第二期间，并且在第一期间和该第二期间后，立即产生致能信号220内的使致能脉冲，使得预定期间内只有两个使致能脉冲。计数器160可以是倒数计数器(down counter)或是向上计数器(up counter)，加载相对应于该第一期间和该第二期间的目标计数，并且向下或向上计数来建立相对应的周期。
计数器160包括计数暂存器1600，其储存上述预定期间，该预定期间可以由计数值信号202所程控(programmable)。记数值信号202可以是4位二进制数值，在时钟除频器16内可以用来将输入时钟Cin 200从1除到16，其中b’0000代表“除以16”，b’1111代表“除以15”。记数值信号202的其它的二进制数可以用来获得其它所需的除数。计数暂存器1600可以是触发器(flip-flop)。选择该第一期间和该第二期间的长度来将预定期间大致等分为相等的二部分，使得输出时钟Cout具有最大工作周期。例如，如果该预定期间为7个输入时钟Cin的时钟脉冲，第一期间和第二期间可以分别为3个和4个输入时钟Cin的时钟脉冲，如果该预定期间为8个输入时钟Cin的时钟脉冲，第一期间和第二期间可以分别为4个和4个输入时钟Cin的时钟脉冲。第一期间可以是输出时钟Cout逻辑低电平的期间，而第二期间可以是逻辑高电平的期间。
工作周期控制信号224控制输出时钟Cout 212中在预定期间内逻辑低电平对逻辑高电平的脉冲比例。如果工作周期控制信号224是逻辑高电平，并且预定期间是7个时钟脉冲，第一期间和第二期间可以分别为3个和4个输入时钟Cin的时钟脉冲，使得输出时钟Cout 212具有3个输入时钟Cin的时钟脉冲的逻辑低电平以及4个时钟脉冲的逻辑高电平。然而如果工作周期控制信号224是逻辑低电平，并且预定期间是7个时钟脉冲，第一期间和第二期间可以分别为4个和3个输入时钟Cin的时钟脉冲，使得输出时钟Cout 212具有4个输入时钟Cin的时钟脉冲的逻辑低电平以及3个时钟脉冲的逻辑高电平。在偶数除法的情况下，输出时钟Cout 212中逻辑低电平对逻辑高电平的脉冲比例永远为50％-50％，和工作周期控制信号224的工作周期无关。奇数除法控制信号222控制计数器160内相对应于第一期间和第二期间的目标计数。
选通电路162是集成时钟选通元件(integrated clock gating element)，接收致能信号220、输入时钟Cin 200、和测试信号Stest，并且根据致能信号220传送输入时钟Cin 200作为第一中间时钟214。在一个实施例中，当致能信号220为逻辑高电平时，选通电路162传送输入时钟Cin 200作为第一中间时钟214，并且当致能信号220为逻辑低电平时，挡住输入时钟Cin200。导致在预定期间内会根据从计数器160而来的两个使致能脉冲，使得两个输入时钟Cin 200的时钟脉冲经由选通电路162传送。在测试模式下，测试信号Stest从输入时钟Cin以外的时钟源来提供测试时钟。
输出电路164获得第一中间时钟214、选择信号Ssel、和重设信号Sreset，以用第一中间时钟214产生输出时钟Cout 212。输出电路164包括双态单元(toggle unit)1640、缓冲器1642、和多工器1644，其中双态单元1640和缓冲器1642都耦接到多工器1644。
双态单元1640可以是触发器，将其反向输出QN回馈到数据输入D，使得双态单元1640由第一中间时钟214触发，将第二中间时钟210由逻辑低电平转态(toggle)到逻辑高电平，或是由逻辑高电平转态到逻辑低电平。缓冲器1642传送第一中间时钟214。多工器1644从缓冲器1642接收第一中间时钟214，和从双态单元1640接收第二中间时钟210，并且用选择信号Ssel选择第一中间时钟214和第二中间时钟210两者之一作为输出时钟Cout 212。
信号交换模块166接收请求信号206，用以输出表示计数暂存器1600已经储存预定期间的认可信号208。
图3显示本发明实施例中的时钟除频器的时序图，使用的除数为3，其中使用图2中的时钟除频器以及计数器160是倒数计数器，其中包括输入时钟Cin 200a、记数值信号202a、本地计数值信号204a、请求信号206a、认可信号208a、第二中间时钟210a、输出时钟Cout 212a、第一中间时钟214a、向下计数信号216a、下一个向下计数信号218a、致能信号220a、奇数除法控制信号222a、工作周期控制信号224a、和期间302、304、306。
参考图3，输入时钟Cin 200a是输入计数器160的自由运作(free running)时钟，记数值信号202a和本地计数值信号204a为3，代表除数为3以及预定期间是3个输入时钟Cin 200a的时钟周期。工作周期控制信号224a是逻辑低电平，代表输出时钟Cout 212a的低脉冲长度比其高脉冲长度为宽，即输出时钟Cout 212a的低对高脉冲比例是66％-33％。下一个向下计数信号218a是下一个输入时钟Cin 200a时钟周期会被计数的数字。向下计数信号216a是计数器160的计数输出，如果向下计数信号216a由输入时钟Cin 200a的正缘触发(positive edge)输入十进制数d’1，则在致能信号220a产生逻辑高电平，如果向下计数信号216a是其它数字则致能信号220a产生逻辑低电平。
在期间302内的输入时钟Cin 200a的正缘触发，奇数除法控制信号222a是逻辑高电平，则在向下计数信号216a内产生十进制数d’1，以及下一个向下计数信号218a内产生d’2，使得致能信号220a维持在逻辑高电平，经由选通电路162传送输入时钟Cin 200a的时钟脉冲作为第一中间时钟214a，当选择信号Ssel(未图标)在多工器1644选择输出时钟Cout 212a时，产生输出时钟Cout 212a和第一中间时钟214a的正缘触发。
在期间304内的输入时钟Cin 200a的正缘触发，奇数除法控制信号222a是逻辑低电平，则在向下计数信号216a产生d’2，以及下一个向下计数信号218a内产生d’1，使得致能信号220a由逻辑高电平转换到逻辑低电平。因为在输入时钟Cin 200a的正缘触发时，致能信号220a是逻辑高电平，一个输入时钟Cin 200a的脉冲经由选通电路162传送，作为第一中间时钟214a，当选择信号Ssel(未图标)在多工器1644选择输出时钟Cout 212a时，产生输出时钟Cout 212和第一中间时钟214a的负缘触发(negative edge)。
在期间306内的输入时钟Cin 200a的正缘触发，奇数除法控制信号222a维持在逻辑低电平，计数器160往下计数产生倒数信号向下计数信号216a的d’2，以及下一个倒数信号下一个向下计数信号218a的d’1，使得致能信号220a由逻辑低电平转换到逻辑高电平。因为在输入时钟Cin 200a的正缘触发时，致能信号220a是逻辑低电平，一个输入时钟Cin 200a的脉冲被选通电路162抑制，使得在期间306中输出时钟Cout 212a和第一中间时钟214a维持在逻辑低电平。因为记数值信号202a没有改变，请求信号206a和认可信号208a在期间302、304、306内维持在逻辑低电平。
图4a和4b显示本发明实施例中的时钟除频器的时序图，使用的除数为4，使用图2中的时钟除频器以及计数器160是倒数计数器，包括输入时钟Cin 200b、记数值信号202b、本地计数值信号204b、请求信号206b、认可信号208b、第二中间时钟210b、输出时钟Cout 212b、第一中间时钟214b、向下计数信号216b、下一个向下计数信号218b、致能信号220b、奇数除法控制信号222b、工作周期控制信号224b、和期间400、402、404、406。
参考图4a和4b，输入时钟Cin 200b是输入计数器160的自由运作时钟，记数值信号202b和本地计数值信号204b为4，代表除数为4以及预定期间是4个输入时钟Cin 200b的时钟周期。因为这是偶数除法，虽然工作周期控制信号224b和奇数除法控制信号222b在期间400、402、404和406中是逻辑低电平，输出时钟Cout 212的低对高脉冲比例为50％-50％。下一个向下计数信号218b是下一个输入时钟Cin 200b时钟周期会被计数的数字。向下计数信号216b是计数器160的计数输出，如果向下计数信号216b由输入时钟Cin 200b的正缘触发输入d’1，则在致能信号220b产生逻辑高电平，如果向下计数信号216b是其它数字则致能信号220b产生逻辑低电平。
在期间400内的输入时钟Cin 200b的正缘触发，向下计数信号216b从d’1改变到d’2，以及下一个向下计数信号218b从d’2改变到d’1，使得致能信号220b从逻辑高电平改变到逻辑低电平，经由选通电路162传送输入时钟Cin 200b的时钟脉冲作为第一中间时钟214b，当选择信号Ssel(未图标)在多工器1644选择输出时钟Cout 212b时，产生输出时钟Cout 212b和第一中间时钟214b的正缘触发。
在期间402内的输入时钟Cin 200b的正缘触发，计数器160计数使得向下计数信号216b从d’2改变到d’1，以及下一个向下计数信号218b从d’1改变到d’2，使得致能信号220b从逻辑低电平改变到逻辑高电平。由于在输入时钟Cin 200b的正源触发时，致能信号220b在逻辑低电平，所以由选通电路162抑制输入时钟Cin 200b中的一个时钟脉冲，使得输出时钟Cout212b和第一中间时钟214b在期间402内维持在逻辑低电平。
在期间404内的输入时钟Cin 200b的正缘触发，计数器160计数使得向下计数信号216b从d’1改变到d’2，以及下一个向下计数信号218b从d’2改变到d’1，使得致能信号220b从逻辑高电平改变到逻辑低电平。既然致能信号220b在输入时钟Cin 200b的正源触发时，致能信号220b在逻辑高电平，则经由选通电路162传送输入时钟Cin 200b的时钟脉冲作为第一中间时钟214b，当选择信号Ssel(未图标)在多工器1644选择输出时钟Cout 212b时，产生输出时钟Cout 212b和第一中间时钟214b的正缘触发。
在期间406内的输入时钟Cin 200b的正缘触发，奇数除法控制信号222b维持逻辑低电平，计数器160计数使得向下计数信号216b从d’2改变到d’1，以及下一个向下计数信号218b从d’1改变到d’2，使得致能信号220b从逻辑低电平改变到逻辑高电平。既然致能信号220b在输入时钟Cin 200b的正源触发时，致能信号220b在逻辑低电平，则由162抑制输入时钟Cin 200b的时钟脉冲输出到第一中间时钟214，使得输出时钟Cout 212b和第一中间时钟214b在期间406内维持在逻辑低电平。因为记数值信号202b没有改变，请求信号206b和认可信号208b在期间400、402、404、和406内维持在逻辑低电平。
图5a和5b显示本发明实施例中的时钟除频器的时序图，使用的除数为5，使用图2中的时钟除频器以及计数器160是倒数计数器，包括输入时钟Cin 200c、记数值信号202c、本地计数值信号204c、请求信号206c、认可信号208c、第二中间时钟210c、输出时钟Cout 212c、第一中间时钟214c、向下计数信号216c、下一个向下计数信号218c、致能信号220c、奇数除法控制信号222c、工作周期控制信号224c、和期间500、502、504、506、508、510、512。
参考图5a和5b，输入时钟Cin 200c是输入计数器160的自由运作时钟，记数值信号202c和本地计数值信号204c为5，代表除数为5以及预定期间是5个输入时钟Cin 200c的时钟周期。工作周期控制信号224c是逻辑高电平，代表输出时钟Cout 212c的高脉冲长度比其低脉冲长度为宽，即输出时钟Cout 212c的低对高脉冲比例是40％-60％。下一个向下计数信号218c是下一个输入时钟Cin 200c时钟周期会被计数的数字。向下计数信号216c是计数器160的计数输出，如果向下计数信号216c由输入时钟Cin 200c的正缘触发输入d’1，则在致能信号220c产生逻辑高电平，如果向下计数信号216c是其它数字则致能信号220c产生逻辑低电平。
在期间504内的输入时钟Cin 200c的正缘触发，奇数除法控制信号222c从逻辑低电平改变到逻辑高电平，计数器160从下一个向下计数信号218c加载d’2，用以向下计数信号216c，以及将下一个向下计数信号218c从d’2向下计数到d’1，使得致能信号220c从逻辑高电平改变到逻辑低电平，经由选通电路162传送输入时钟Cin 200c的时钟脉冲作为第一中间时钟214c，当选择信号Ssel(未图标)在多工器1644选择输出时钟Cout 212c时，产生输出时钟Cout 212c和第一中间时钟214c的正缘触发。
在期间506内的输入时钟Cin 200c的正缘触发，奇数除法控制信号222c维持在逻辑高电平，计数器160从下一个向下计数信号218c加载d’1，用以向下向下计数信号216c，以及将下一个向下计数信号218c的d’3加载，使得致能信号220c由逻辑低电平转换到逻辑高电平。因为在输入时钟Cin200c的正缘触发时，致能信号220c是逻辑低电平，则由选通电路162抑制输入时钟Cin 200c的时钟脉冲输出到第一中间时钟214c，使得输出时钟Cout212c和第一中间时钟214c在期间506内维持在逻辑低电平。
在期间508内的输入时钟Cin 200c的正缘触发，奇数除法控制信号222c从逻辑高电平改变到逻辑低电平，计数器160从下一个向下计数信号218c加载d’3到向下计数信号216，并且将下一个向下计数信号218c从d’3向下计数到d’2，使得致能信号220c从逻辑高电平改变到逻辑低电平，经由选通电路162传送输入时钟Cin 200c的时钟脉冲作为第一中间时钟214c，当选择信号Ssel(未图标)在多工器1644选择输出时钟Cout 212c时，产生输出时钟Cout 212c和第一中间时钟214c的正缘触发。
在期间510和512内的输入时钟Cin 200c的正缘触发，奇数除法控制信号222c维持在逻辑低电平，计数器160改变下一个向下计数信号218c到d’1，并且将下一个向下计数信号218c内d’2的加载，使得致能信号220c维持在逻辑低电平，选通电路162抑制输入时钟Cin 200c的二个时钟脉冲输出到第一中间时钟214c，使得输出时钟Cout 212c和第一中间时钟214c在期间510和512内维持在逻辑低电平。
因为在期间502前，记数值信号202c从十六进制数字h’f改变到h’5，信号交换模块166在期间500内接收请求信号206c，并且在期间502内输出认可信号208c，表示计数暂存器1600内的计数值从h’f改变到h’5。
图6a和6b显示本发明实施例中的时钟除频器的时序图，使用的除数为7，使用图2中的时钟除频器以及计数器160是倒数计数器，包括输入时钟Cin 200d、记数值信号202d、本地计数值信号204d、请求信号206d、认可信号208d、第二中间时钟210d、输出时钟Cout 212d、第一中间时钟214d、向下计数信号216d、下一个向下计数信号218d、致能信号220d、奇数除法控制信号222d、工作周期控制信号224d、和期间600、602、604、610、612、614、616、618、和620。
参考图6a和6b，输入时钟Cin 200d是输入计数器160的自由运作时钟，记数值信号202d和本地计数值信号204d为7，代表除数为7以及预定期间是7个输入时钟Cin 200d的时钟周期。工作周期控制信号224d是逻辑低电平，代表输出时钟Cout 212d的低脉冲长度比其高脉冲长度为宽，即输出时钟Cout 212d的低对高脉冲比例是57％-43％。下一个向下计数信号218d是下一个输入时钟Cin 200d时钟周期会被计数的数字。向下计数信号216d是计数器160的计数输出，如果向下计数信号216d由输入时钟Cin 200d的正缘触发输入d’1，则在致能信号220d产生逻辑高电平，如果向下计数信号216d是其它数字则致能信号220d产生逻辑低电平。
在期间610和612内的输入时钟Cin 200d的正缘触发，奇数除法控制信号222d维持在逻辑低电平，计数器160改变下一个向下计数信号218d到d’2，并且将下一个向下计数信号218d从d’3改变到d’1，使得致能信号220d维持在逻辑低电平，选通电路162抑制输入时钟Cin 200d的二个时钟脉冲输出到第一中间时钟214d，使得输出时钟Cout 212d和第一中间时钟214d在期间610和612内维持在逻辑低电平。
在期间614内的输入时钟Cin 200d的正缘触发，奇数除法控制信号222d维持在逻辑低电平，计数器160将下一个向下计数信号218d的d’1加载向下计数信号216d，并且将d’3载入下一个向下计数信号218d，使得致能信号220d维持在逻辑低电平，选通电路162抑制输入时钟Cin 200d的一个时钟脉冲输出到第一中间时钟214d，使得输出时钟Cout 212d和第一中间时钟214d在期间614内维持在逻辑低电平。
在期间616内的输入时钟Cin 200d的正缘触发，奇数除法控制信号222d从逻辑低电平改变到逻辑高电平，计数器160从下一个向下计数信号218d加载d’3到向下计数信号216d，并且将下一个向下计数信号218d从d’3向下计数到d’2，使得致能信号220d从逻辑高电平改变到逻辑低电平，经由选通电路162传送输入时钟Cin 200d的时钟脉冲作为第一中间时钟214d，当选择信号Ssel(未图标)在多工器1644选择输出时钟Cout 212d时，产生输出时钟Cout 212d和第一中间时钟214d的正缘触发。
在期间618和620内的输入时钟Cin 200d的正缘触发，奇数除法控制信号222d维持在逻辑高电平，计数器160将向下计数信号216d改变到d’1，并且加载d’4到下一个向下计数信号218d内，使得致能信号220d从逻辑低电平改变到逻辑高电平，选通电路162抑制输入时钟Cin 200d的二个时钟脉冲输出到第一中间时钟214d，使得输出时钟Cout 212d和第一中间时钟214d在期间618和620内维持在逻辑高电平。
因为在期间602前，记数值信号202d从十六进制数字h’1改变到h’7，信号交换模块166在期间600内接收请求信号206d，并且在期间602内输出认可信号208d，表示计数暂存器1600内的计数值从h’1改变到h’7。
图7a和7b显示本发明实施例中的时钟除频器的时序图，使用的除数为16，使用图2中的时钟除频器以及计数器160是倒数计数器，包括输入时钟Cin 200e、记数值信号202e、本地计数值信号204e、请求信号206e、认可信号208e、第二中间时钟210e、输出时钟Cou t 212e、第一中间时钟214e、向下计数信号216e、下一个向下计数信号218e、致能信号220e、奇数除法控制信号222e、工作周期控制信号224e、和期间700、702、704、706、708、710、712、714、716、718、720、722、724、726、728、730、732。
参考图7a和7b，输入时钟Cin 200e是输入计数器160的自由运作时钟，记数值信号202e和本地计数值信号204e为16，代表除数为16以及预定期间是16个输入时钟Cin 200e的时钟周期。因为这是偶数除法，虽然工作周期控制信号224e是逻辑低电平，以及奇数除法控制信号222e是逻辑高电平，输出时钟Cout 212的低对高脉冲比例为50％-50％。下一个向下计数信号218e是下一个输入时钟Cin 200e时钟周期会被计数的数字。向下计数信号216e是计数器160的计数输出，如果向下计数信号216e由输入时钟Cin 200e的正缘触发输入e’1，则在致能信号220e产生逻辑高电平，如果向下计数信号216e是其它数字则致能信号220e产生逻辑低电平。
在期间700内的输入时钟Cin 200e的正缘触发，计数器160将e’0加载到向下计数信号216e，以及将e’7加载到下一个计数信号218e，使得致能信号220e从逻辑高电平改变到逻辑低电平，经由选通电路162传送输入时钟Cin 200e的时钟脉冲作为第一中间时钟214e，当选择信号Ssel(未图标)在多工器1644选择输出时钟Cout 212e时，产生输出时钟Cout 212e和第一中间时钟214e的正缘触发。
在期间702～712内的输入时钟Cin 200e的正缘触发，计数器160将向下计数信号216e从e’0改变到e’2，以及将下一个计数信号218e从e’7改变到e’1，使得致能信号220e维持在逻辑低电平，选通电路162抑制输入时钟Cin 200e的六个时钟脉冲输出到第一中间时钟214e，使得输出时钟Cout 212e和第一中间时钟214e在期间702～712内维持在逻辑高电平。
在期间714内的输入时钟Cin 200e的正缘触发，计数器160载入e’1到向下计数信号216e，以及加载e’0到下一个计数信号218e，使得致能信号220e从逻辑低电平改变到逻辑高电平，选通电路162抑制输入时钟Cin200e的一个时钟脉冲输出到第一中间时钟214e，使得输出时钟Cout 212e和第一中间时钟214e维持在逻辑高电平。
在期间716内的输入时钟Cin 200e的正缘触发，计数器160将e’0加载到向下计数信号216e，以及将e’7加载到下一个计数信号218e，使得致能信号220e从逻辑高电平改变到逻辑低电平，经由选通电路162传送输入时钟Cin 200e的时钟脉冲作为第一中间时钟214e，当选择信号Ssel(未图标)在多工器1644选择输出时钟Cout 212e时，产生输出时钟Cout 212e和第一中间时钟214e的正缘触发。
在期间718～730内的输入时钟Cin 200e的正缘触发，计数器160将向下计数信号216e从e’0改变到e’2，以及将下一个计数信号218e从e’7改变到e’1，使得致能信号220e维持在逻辑低电平，选通电路162抑制输入时钟Cin 200e的六个时钟脉冲输出到第一中间时钟214e，使得输出时钟Cout 212e和第一中间时钟214e在期间718～730内维持在逻辑低电平。
在期间732内的输入时钟Cin 200e的正缘触发，计数器160载入e’1到向下计数信号216e，以及加载e’0到下一个计数信号218e，使得致能信号220e从逻辑低电平改变到逻辑高电平，选通电路162抑制输入时钟Cin200e的一个时钟脉冲输出到第一中间时钟214e，使得输出时钟Cout 212e和第一中间时钟214e维持在逻辑低电平。
因为记数值信号202e没有改变，请求信号206e和认可信号208e在期间700～732内维持在逻辑低电平。
虽然实施例中揭露使用输入时钟Cin 200的正源触发，本领域技术人员也可以在不偏离本发明精神下，根据其需要改变触发方式。
一种时钟除频方法，接收输入时钟Cin 200用以产生输出时钟Cout 212，使用图3中的时钟除频器，包括计数器160计数预定期间来产生致能信号，根据上述致能信号，选通电路162传送输出时钟Cout 212作为第一中间时钟，以及输出电路164用上述第一中间时钟214，产生输出时钟Cout 212。
致能信号包括只有两个使致能脉冲。在接收上述两个使致能脉冲后，选通电路162可以立即传送输入时钟Cin 200的两个时钟脉冲作为上述第一中间时钟214。
上述预定期间可以包括第一和第二期间。上述第一和第二期间由产生输出时钟Cout 212的最大工作周期(Duty Cycle)来选择。计数器160在计数输入时钟Cin 200的第一和第二时钟周期后，立即产生使致能脉冲作为致能信号220。
在一个实施例中该方法还包括，储存上述预定期间于计数暂存器内，该预定期间可以用记数值信号控制。
在另一个实施例中该方法还包括，接收请求信号206用以输出认可信号208，该认可信号表示上述预定期间储存进入计数暂存器1600。
在一个实施例中，上述产生步骤包括双态单元1640由第一中间时钟214产生第二中间时钟210。双态单位双态单元1640可以是触发器。
在一个实施例中，上述产生步骤包括，多工器1644从第一中间时钟214和第二中间时钟210中选择输出时钟Cout 212。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。
权利要求
1.一种时钟除频器，接收输入时钟用以产生输出时钟，包括计数器，计数预定期间来产生致能信号；选通电路，耦接到上述计数器，根据上述致能信号，传送上述输入时钟作为第一中间时钟；以及输出电路，耦接到上述选通电路，用上述第一中间时钟，产生上述输出时钟。
2.根据权利要求1所述的时钟除频器，其中上述致能信号包括只有两个使致能脉冲，以及上述选通电路在接收上述两个使致能脉冲后，立即传送上述输入时钟的两个时钟脉冲作为上述第一中间时钟。
3.根据权利要求1所述的时钟除频器，其中上述预定期间包括第一期间和第二期间，以及上述计数器在计数上述第一期间或上述第二期间的时钟周期后，立即产生使致能脉冲作为上述致能信号。
4.根据权利要求3所述的时钟除频器，其中选择上述第一和第二期间以产生上述输出时钟的最大工作周期。
5.根据权利要求1所述的时钟除频器，其中上述计数器还包括计数暂存器，储存上述预定期间，该预定期间可以用记数值信号控制。
6.根据权利要求5所述的时钟除频器，还包括信号交换模块，接收请求信号用以输出认可信号，该认可信号表示上述预定期间储存进入上述计数暂存器。
7.根据权利要求1所述的时钟除频器，其中上述计数器是倒数计数器。
8.根据权利要求1所述的时钟除频器，其中上述计数器是向上计数器。
9.根据权利要求1所述的时钟除频器，其中上述输出电路包括触发器，由上述第一中间时钟产生第二中间时钟。
10.根据权利要求9所述的时钟除频器，其中上述输出电路还包括多工器，耦接到上述第一中间时钟和第二中间时钟，依据选择信号从上述第一中间时钟和第二中间时钟中选择上述输出时钟。
11.一种时钟除频方法，接收输入时钟用以产生输出时钟，包括计数预定期间来产生致能信号；根据上述致能信号，传送上述输入时钟作为第一中间时钟；以及用上述第一中间时钟，产生上述输出时钟。
12.根据权利要求11所述的时钟除频方法，其中上述致能信号包括只有两个使致能脉冲，以及上述传送步骤在接收上述两个使致能脉冲后，立即传送上述输入时钟的两个时钟脉冲作为上述第一中间时钟。
13.根据权利要求11所述的时钟除频方法，其中上述预定期间包括第一期间和第二期间，以及上述计数步骤在计数上述第一期间或上述第二期间的时钟周期后，立即产生使致能脉冲作为上述致能信号。
14.根据权利要求13所述的时钟除频方法，其中选择上述第一和第二期间以产生上述输出时钟的最大工作周期。
15.根据权利要求11所述的时钟除频方法，其中上述计数步骤还包括，储存上述预定期间于计数暂存器内，该预定期间可以用记数值信号控制。
16.根据权利要求15所述的时钟除频方法，还包括接收请求信号用以输出认可信号，该认可信号表示上述预定期间储存进入上述计数暂存器。
17.根据权利要求11所述的时钟除频方法，其中上述产生上述输出时钟步骤包括触发器由上述第一中间时钟产生第二中间时钟。
18.根据权利要求17所述的时钟除频方法，其中上述产生上述输出时钟步骤还包括多工器从上述第一中间时钟和上述第二中间时钟中，依据选择信号选择上述输出时钟。
全文摘要
一种接收输入时钟以产生输出时钟的时钟除频器及其方法。该时钟除频器包括计数器、选通电路、和输出电路。该计数器于预定期间内产生致能信号。该选通电路耦接到上述计数器，并根据上述致能信号，传送上述输入时钟作为第一中间时钟。该输出电路耦接到上述选通电路，并利用上述第一中间时钟，产生上述输出时钟。
文档编号G06F1/04GK1841258SQ20061007365
公开日2006年10月4日 申请日期2006年4月13日 优先权日2005年4月13日
发明者保罗·J·帕琴 申请人:威盛电子股份有限公司