专利名称：一种fpga无竞争上电配置与重配置的互联矩阵的制作方法
技术领域：
本发明属于FPGA设计领域，涉及一种FPGA无竞争上电配置与重配置的互联矩阵。
背景技术：
图1是一个常规FPGA互联矩阵的简单电路图，FPGA是各种逻辑模块的组合，这些逻辑模块通过互联矩阵连接起来，互联矩阵包括连线和可编程互连点(PIPQ，可编程互连点(PIPS)将连线有选择性地连接起来。图中只有3条连线L1-L3，而在实际的芯片中，这样的连线有很多条，从而形成了 FPGA中的互联矩阵，这个矩阵包括可编程互连点(PIPS)和连线，连线与各逻辑块的输入输出相连，连线之间可以通过可编程互连点(PIPS)连接。图 2是一个常规的可编程互连点(PIPQ结构，传输管T的源端和漏端分别连接到在可编程互连点(PIPS)内交叉的横向和纵向连线。存储单元M的输出(高电平或者低电平)连接到传输管T的栅端，从而控制横向和纵向连线是否相连。配置存储单元中的值决定了可编程互连点(PIPS)的开启和关断，其中存储单元中的值在FPGA初始化完成以后写入，FPGA上电时会产生一个全局复位信号，初始化完毕以后全芯片的电压处于一个稳定的状态。使用上面的这种可编程互连点(PIPS)的FPGA存在一个致命的问题。那就是器件在上电和配置时候可能会出现竞争，当可编程互连点(PIPQ同时将两个不同逻辑电平输出，连接到同一个节点或者同一条连线时，竞争就发生了。为了在配置前和配置期间避免这个问题，就要求器件在上电期间和上电完成以后可编程互连点(PIPS)必需处于关断的状态，这种技术就要求存储单元上电的时候进入一个确定的状态，这一点，对称结构的配置存储器是很难实现的。同理，在FPGA重新配置的时候，也可能发生竞争，重新配置时，如果一个存储单元里面的内容因为配置不同发生了变化，那么在重新配置的过程中，高电压和低电压就很可能同时连接到一个相同的节点上，发生竞争。这种情况下，即使第二种配置自身不引起竞争，但是从第一个配置变化到第二个配置的时候就很可能发生竞争。因此，综上所述，在FPGA上电、配置或重新配置的时候，无竞争的电路和方法就非常必要了。
发明内容
本发明的技术解决问题是克服现有技术的不足，提供了一种FPGA无竞争上电配置与重配置的互联矩阵。解决了 SRAM型FPGA上电、配置和重配置过程中，由于内部信号竞争出现的大电流问题，减轻了上电时电源系统的负载。本发明的技术解决方案是一种FPGA无竞争上电配置与重配置的互联矩阵，其特征在于包括PIPS输入点、 PIPS输出点、PIPS双向点、逻辑输入控制器和三态输入控制器，所述PIPS输入点具有1个输入端口和3个输出端口，所述PIPS输入点的输入端口通过逻辑输入控制器与连接到互联矩阵的逻辑模块的输出端相连，或通过三态输入控制器与电源或地直接相连；所述PIPS输出点具有1个输出端口和3个双向输入输出端口，所述PIPS输出点的输出端口与连接到互联矩阵的逻辑模块的输入端相连；所述PIPS双向点具有4个双向输入输出端口，在所述互联矩阵中，每个PIPS输入点与PIPS输出点通过输入端口、输出端口直接相连或通过PIPS双向点的双向输入输出端口相连；所述逻辑输入控制器由一个反相器和一个与非门组成，具有两个输入端与一个输出端；反相器的输入端为逻辑输入控制器的一个输入端，反相器的输出端与与非门的一个输入端相连；与非门的另一个输入端为逻辑输入控制器的一个输入端，与非门的输出端为逻辑输入控制器的输出端；逻辑输入控制器的两个输入端分别与逻辑模块的输出端和使能信号相连，一个输出端与PIPS输入点的输入端相连；所述三态输入控制器由或门、NMOS管和PMOS管组成，也具有两个输入端与一个输出端，一个输入端与使能信号相连，另一个输入端与电源或地相连；一个输出端与PIPS输入点的输入端相连；在上电、配置时，在逻辑模块未完成配置完成前，所述逻辑输入控制器利用使能信号关闭与逻辑模块对应相连的输入端，所述三态输入控制器利用使能信号打开电源或地的输入信号；在FPGA配置完毕后，三态输入控制器再利用相连的使能信号关闭与三态输入控制器对应相连的电源或地的输入信号，然后，依次有效逻辑输入控制器相连的使能信号，逻辑输入控制器的输入端依次打开，所述互联矩阵进入使用状态，在重配置时，依次无效逻辑输入控制器相连的使能信号，最后所述三态输入控制器利用使能信号打开对应相连的电源或地的输入信号；所述互联矩阵进入重配置状态。所述逻辑输入控制器还可采用一个反相器和一个或非门组成，所述反相器的输出端与或非门的一个输入端相连。所述逻辑输入控制器的使能信号依次有效或无效的时间间隔为纳秒级。本发明与现有技术相比具有如下优点(1)本发明解决了 SRAM型FPGA上电过程中，由于内部信号竞争出现的大电流问题，减轻了上电时电源系统的负载。实际电路中，互联矩阵的输入端口数量较少，而互联矩阵又非常庞大，逻辑输入控制器输出的驱动能力远不足以将整个互联矩阵拉升到高电平， 本发明又创造性地加入了大量的三态输入控制器，这样在FPGA上电的瞬间，整个互联矩阵被快速拉升到逻辑高电平，并在配置和重配过程中，维持这个状态，从而避免了 FPGA在上电、配置与重配置时由于竞争产生的大电流。(2)同时，通过对控制逻辑输入控制器的使能信号进行延时，充分考虑了 FPGA在配置和重配过程中大量逻辑电平翻转引起的浪涌电流问题，减少了不必要的电流消耗，避免了由于浪涌电流造成的器件烧毁的问题。(3)该电路还充分考虑了 FPGA配置和重配过程中可能出现的竞争，采用配置完成后先撤三态输入控制器，再顺序放开使能信号，重配时首先依次关断使能信号，再打开三态输入控制器的模式，从而避免可能出现的竞争引起的大电流。(4)结合实际了 FPGA芯片的体系结构，逻辑模块的输出信号先经过一个反相器， 再经过一个与非门可以增大驱动，提高信号传输的稳定性。
图1为常规FPGA互联矩阵结构图；图2为可编程互联点结构图；图3为三态输入控制器结构图；图4为本发明结构图；图5为实施例信号时序图；图6为使能信号产生图。
具体实施例方式下面就结合附图对本发明做进一步介绍。本发明提供的互联矩阵，可以消除SRAM型FPGA在上电、配置和重配置过程中，输出驱动之间的竞争。互连线及可编程互连点(PIPS)组成的互联矩阵，是FPGA的重要组成部分。互连线通过可编程互连点(PIPQ里面的可编程传输管连接起来，可编程传输管可以控制这些互连线的连接和断开。内部逻辑和I/O引脚这两个信号源的输出信号通过输出驱动，再经过可编程互连点(PIPS)和连线，传输到各个方向。本发明所述的无竞争上电、配置和重配置的互联矩阵包括组成互联矩阵的PIPS 输入点、PIPS输出点、PIPS双向点以及用于消除竞争的逻辑输入控制器和三态输入控制器。其中，PIPS输入点具有1个输入端口和3个输出端口，PIPS输入点的输入端口通过逻辑输入控制器与连接到互联矩阵的逻辑模块的输出端相连，或通过三态输入控制器与电源或地直接相连。PIPS输出点具有1个输出端口和3个双向输入输出端口，输出端口与连接到互联矩阵的逻辑模块的输入端相连。PIPS双向点具有4个双向输入输出端口。逻辑输入控制器的输入端与逻辑模块的输出相连，逻辑输入控制器的输出端与PIPS输入点的输入相连。三态输入控制器的输入端与地或电源相连，三态输入控制器的输出端与PIPS输入点相连。在完成PIPS输入点、PIPS输出点和PIPS双向点与逻辑模块以及与逻辑输入控制器和三态输入控制器的连接后，PIPS输入点、PIPS输出点、PIPS双向点再分别按照输入和输出端口的方向，相互连接形成本发明所述的互联矩阵，其结构示意图如图4所示。具体实现时，在可编程互连点(PIPS)上电和配置完成之前，利用逻辑输入控制器将与之相连的逻辑模块的输出信号保持到一个确定的逻辑电平，从而消除配置竞争。本发明中，逻辑输入控制器由反相器和与非门组成，同时还可采用或非门替代与非门进行实现。三态输入控制器结构如图3所示，是由3个非门与NMOS管和PMOS管按图中连接组成，ENB与或门a的输入相连，或门a的输出与NMOS管的栅极相连，NMOS管的漏极和PMOS管的源极相连后于DIN相连，作为三态输入控制器的输入端，与电源或地相连。NMOS 管的源极和PMOS管的漏极相连后与非门的b的输入相连，非门b的输出与非门c依次向连后，非门c的输出为三台输入控制器的输出端。在实际工作中，为实现其消除竞争的功能，还需要同时配合与之相连的使能信号的控制。下面就结合使能信号以及逻辑输入控制器和三态输入控制器之间的时序关系.如图5所示为信号时序图。图中SR为全局的复位信号，ENB为控制三态输入控制器的使能信号，EN为控制逻辑输入控制器的使能信号，EN1、EN2分别为EN经过延时后，真正输入到逻辑输入控制器的使能信号。ENB.ENUEN2受SR的控制，利用SR对ENB、Em、EN2进行控制的电路如图6所示， 从图中可以看出，ENB、Em、EN2信号为SR信号分别与ENB，、EN1，和ΕΝ2，信号经与门驱动放大后产生，全局复位时，ENB、Em、EN2信号与SR信号同步。ENB，信号是EN信号与EN信号经多级延时得到的EN’信号经一个或门得到。EN信号分别进行一级和二级延时产生ΕΝΓ 和EN2’。同时，图6中的延时单元对EN产生的延时At为纳秒级。在具体工作时(结合图5)，全局复位信号SR在FPGA上电瞬间就进入逻辑低电平， 此时的输出使能信号ENB、Em、EN2就被设置为低电平。SR信号在FPGA配置完毕后变为高电平。EN信号也在上电瞬间跟随SR信号进入逻辑低电平，并将一直保持到FPGA配置完毕的 t3时刻。t4时刻，SR信号被置高，输出使能信号的状态受EN信号与EN'信号的控制，EN' 为EN信号经过多级延时以后的输出。此时EN'信号为低电平。t5时刻EN跟随SR信号变为逻辑高电平，ENB信号也变为高电平，很短的时间间隔At (实际应用中可能是几纳秒)以后，EN1、EN2也顺序地被置为高电平。T6时刻，使能信号Em首先被置为高电平，DOUTl输出与之相连的逻辑模块的正常输出。很短的时间间隔At(实际应用中可能是几纳秒)以后，t7时刻使能信号EN2也被置为高电平，D0UT2正常输出对应的逻辑模块输出信号。t7 时刻FPGA进入使用状态，全局输出使能信号Em、EN2将所有输出信号D0UT1、D0U2有效。t8时刻表示FPGA要开始重新配置，EN信号变为低电平，输出使能信号EW、EN2被顺序置为低电平，与非门20，21的输出也顺序被置为1，加入很短的时间间隔At (实际应用中可能是几纳秒)可以减小浪涌电流。Em、EN2被置为低电平后，t9时亥lj，EN信号经过多级延迟以后，EN'也变为低电平，这样ENB'也变为低电平，三态输入控制器的输出被置为高电平，所有输出均变为高电平，可编程互连点(PIP 矩阵重配置前的准备完成。插入时序间隔At首先是为了避免不必要的竞争，配置完成后，先关三态输入控制器的输出，再使能逻辑模块的输出，重配时先将逻辑模块的输出置为逻辑高电平，再将三态输入控制器的逻辑高电平输入到互联矩阵。其次At还可以防止大量逻辑电平同时反转，引起的浪涌电流，减小了电源系统的负担。本发明未详细说明部分属本领域技术人员公知常识。
权利要求
1.一种FPGA无竞争上电配置与重配置的互联矩阵，其特征在于包括PIPS输入点、 PIPS输出点、PIPS双向点、逻辑输入控制器和三态输入控制器，所述PIPS输入点具有1个输入端口和3个输出端口，所述PIPS输入点的输入端口通过逻辑输入控制器与连接到互联矩阵的逻辑模块的输出端相连，或通过三态输入控制器与电源或地直接相连；所述PIPS输出点具有1个输出端口和3个双向输入输出端口，所述PIPS 输出点的输出端口与连接到互联矩阵的逻辑模块的输入端相连；所述PIPS双向点具有4个双向输入输出端口，在所述互联矩阵中，每个PIPS输入点与PIPS输出点通过输入端口、输出端口直接相连或通过PIPS双向点的双向输入输出端口相连；所述逻辑输入控制器由一个反相器和一个与非门组成，具有两个输入端与一个输出端；反相器的输入端为逻辑输入控制器的一个输入端，反相器的输出端与与非门的一个输入端相连；与非门的另一个输入端为逻辑输入控制器的一个输入端，与非门的输出端为逻辑输入控制器的输出端；逻辑输入控制器的两个输入端分别与逻辑模块的输出端和使能信号相连，一个输出端与PIPS输入点的输入端相连；所述三态输入控制器由或门、NMOS管和 PMOS管组成，也具有两个输入端与一个输出端，一个输入端与使能信号相连，另一个输入端与电源或地相连；一个输出端与PIPS输入点的输入端相连；在上电、配置时，在逻辑模块未完成配置完成前，所述逻辑输入控制器利用使能信号关闭与逻辑模块对应相连的输入端，所述三态输入控制器利用使能信号打开电源或地的输入信号；在FPGA配置完毕后，三态输入控制器再利用相连的使能信号关闭与三态输入控制器对应相连的电源或地的输入信号，然后，依次有效逻辑输入控制器相连的使能信号，逻辑输入控制器的输入端依次打开，所述互联矩阵进入使用状态，在重配置时，依次无效逻辑输入控制器相连的使能信号，最后所述三态输入控制器利用使能信号打开对应相连的电源或地的输入信号；所述互联矩阵进入重配置状态。
2.根据权利要求1所述的一种FPGA无竞争上电配置与重配置的互联矩阵，其特征在于所述逻辑输入控制器还可采用一个反相器和一个或非门组成，所述反相器的输出端与或非门的一个输入端相连。
3.根据权利要求1所述的一种FPGA无竞争上电配置与重配置的互联矩阵，其特征在于所述逻辑输入控制器的使能信号依次有效或无效的时间间隔为纳秒级。
全文摘要
本发明公开了一种FPGA无竞争上电配置与重配置的互联矩阵，包括PIPS输入点、PIPS输出点、PIPS双向点、逻辑输入控制器和三态输入控制器。所述PIPS输入点的输入端口通过逻辑输入控制器与连接到互联矩阵的逻辑模块的输出端相连，或通过三态输入控制器与电源或地直接相连；所述PIPS输出点的输出端口与连接到互联矩阵的逻辑模块的输入端相连。所述逻辑输入控制器和三态输入控制器的输出在使能信号的控制下打开或关闭。采用本发明解决了SRAM型FPGA上电、配置和重配置过程中，由于内部信号竞争出现的大电流问题，减轻了上电时电源系统的负载。
文档编号H03K19/177GK102324926SQ201110120308
公开日2012年1月18日 申请日期2011年5月10日 优先权日2011年5月10日
发明者刘增荣, 周涛, 孙华波, 尚祖宾, 张帆, 张彦龙, 李学武, 王愍, 陈雷 申请人:中国航天科技集团公司第九研究院第七七二研究所, 北京时代民芯科技有限公司