专利名称：在芯片上系统中结合独立逻辑块的制作方法
在芯片上系统中结合独立逻辑块
背景技术：
随着半导体技术进步，更大量的功能性能够结合在单个半导体芯片(semiconductor die)上。在历史上,不同的功能性经由单独集成电路(IC)来实现，以便提供诸如处理功能、控制功能、接口功能等的不同功能。但是，现代半导体能够在单个集成电路中结合诸如这些及更多功能之类的多个功能。这个趋势的一个示例是可用的增加数量的芯片上系统(system-on-a-chip, SoC)装置。这些单芯片IC包括各种电路，例如处理电路、接口电路、专用功能电路等。因此，诸如移动终端、蜂窝电话、智能电话、上网本等的嵌入装置和便携装置能够采用更少数量的装置来实现。这个趋势的另一个示例是多处理器系统的流行，其中系统能够包括一个或多个多核处理器，这些多核处理器可配置在单个半导体芯片上或者集成在单个封装中的多芯片(multiple die)上，即多芯片模块(multichip module, MCM)。
为了在一些状况下提供其它处理能力，例如第三方的独立逻辑块能够结合到另一个半导体芯片或装置中。例如，所谓的独立知识产权(IP)逻辑块能够结合到处理器、SoC或其它半导体装置中。但是，能够存在将第三方设计结合到这种装置中所涉及的相当大的复杂度。关于所添加IP块与半导体装置的其余部分之间的互连通信，情况尤其如此。例如，SoC使用的当前解决方案不易适配成与到互连的物理接口(例如所谓的PHY装置)配合使用，从而要求第三方IP厂商提供适配器或者改写其逻辑块。
图1A是芯片上系统的一部分及其到芯片外组件的连接的框图。图1B是按照本发明的一个实施例的系统的框图。图2是按照本发明的实施例的半导体芯片的第一逻辑与第二逻辑之间的直接连接的框图。图3是示出按照本发明的实施例的芯片上逻辑之间的信令的框图。图4是按照本发明的实施例的多个链路-链路接口的框图。图5是按照本发明的一个实施例的系统的框图。图6是按照本发明的一个实施例的方法的流程图。
具体实施例方式在各个实施例中，可提供电路和方法以便使诸如外设控制器、适配器等的第三方知识产权(IP)块能够结合在芯片上系统(SoC)或其它半导体装置、例如多核处理器或多芯片模块(MCM)中。在各个实施例中，链路接口可提供第三方IP逻辑块到半导体装置中的自适应。虽然本发明的范围并不局限于这个方面，但是在一些实施例中，可使用PeripheralComponent Interconnect Express 架构的链路接口和物理接口(或者称作PIPE PHY并且可依照PCI Express 架构规范版本2.00 (由Intel Corp.于2007年发布,并且以下称作“PIPE PHY规范”))的组件。这种所谓的PIPE PHY可以是接口的具有链路-PHY功能性的物理部分。一般来说，链路接口可对于链路层操作来执行各种功能性、例如链路训练、通道偏斜消除、链路状态、控制等，而物理层执行诸如串行化/解串、编码/解码、均衡、物理互连接口等的功能性。结合链路-PHY接口的实施例可修改接口的基本设计以实现没有PHY的芯片上连接，使得第三方逻辑块能够未经任何修改地结合到半导体装置中，以及实现到PHY的芯片外连接。装置侧(即，第三方逻辑)的链路-PHY接口可以未经修改，从而允许单独装置IP被再使用，如对于SoC实现那样。这使上市时间(TTM)和研制成本为最小，从而有效地将装置厂商提供单独装置的SoC IP块版本的成本降低为零。进而可用于SoC使用的装置的数量有效地增加，并且SoC开发人员的成本能够降低。为此，实施例可提供对于具有基于PIPE的链路-PHY接口的上游组件的修改以便在主机(例如SoC)侧实现各种能力/机制，从而实现具有未修改装置IP逻辑块的下游组件的再使用。虽然本发明的范围并不局限于这个方面，但是这类修改可针对接口协议，例如以便终止不需要的信号/机制，在需要时模拟PHY行为，以及提供常规由PHY获得的所需共同信号。通过使用未修改单独装置的现有链路-PHY接口，能够再使用IP块，如对于SoC实现那样。现在参照图1A，所示的是芯片上系统的一部分及其到芯片外组件的连接的示例的框图。如在图1A中看到，系统100可包括SoC 110，SoC 110包括上游逻辑120，上游逻辑120可以是各种类型的电路的任一种，例如处理电路、其它功能电路、控制器电路等，并且还可包括链路-PHY接口的链路部分。上游和下游的这个概念可基于PCI Express 规范基本规范版本2.0 (2007年I月17日发布)中的那些术语的使用。但是要理解，实施例并不局限于PCIe 实现，以及上游和下游能够只是表示相对SoC的核心元件(例如，可耦合在上游逻辑120的上游的SoC的一个或多个核)的通信的方向。经由芯片上互连122，上游逻辑120与PIPE PHY 125进行通信。如上所述，在一些实施例中，这个PIPE PHY可按照PIPE PHY规范。一般来说，PIPE PHY进行操作以获得可高速地并行接收的入局信号，以及调节和变换信号供经由物理互连130、即芯片外互连的输出。在所示实现中，芯片外互连可以是向对应PIPE PHY 140 -它在一些实施例中可以是单独IC -传送数据并且从PIPE PHY 140接收入局差分信号对的一对单向差分线。PIPEPHY 140又可与下游逻辑150进行通信，下游逻辑150再次可以是包括给定类型的功能性的单独1C，例如外设控制器、例如磁盘控制器、网络接口卡等。虽然在图1A的实施例中采用这个具体实现示出，但是要理解，在其它实现中，PIPE PHY 140和下游逻辑150可配置在单个半导体芯片上。此外要理解，在不同实施例中，更多的电路可存在于SoC中。如上所述，实施例可在上游侧结合经修改的PIPE链路-PHY接口，使得未修改下游逻辑块能够直接配置在单个半导体芯片中而在它们之间没有包括PHY。虽然本文中描述为实现该芯片上连接以便连接两个IP块的技术，但是实施例还可适用于提供两个不同芯片((例如在多芯片封装(MCP)中)之间的这种直接连接或分立连接。现在参照图1B，示出按照本发明的一个实施例的系统的框图。如图1B所示，系统100’可包括SoC 110。但是，在图1B的实施例中，提供经修改接口(示为逻辑129，结合到上游逻辑120中)，使得经由直接芯片上连接，通信能够在装置之间进行而无需对下游逻辑128的任何修改。也就是说，结合在SoC 110中的下游逻辑128可与图1A的下游逻辑150相同。
针对逻辑129，下面将论述其它细节。但是，为了便于介绍，要理解，逻辑129可结合链路-PHY接口的链路部分的常规链路功能性。另外，逻辑129还可结合附加功能性，以便提供某个PHY功能性的模拟，从而实现与下游逻辑128的未修改链路接口对接。注意，如图1B进一步所示，给定SoC实现可提供常规机制以提供与给定下游逻辑160的芯片外通信(例如经由PIPE PHY 140)以及提供与下游逻辑128的直接通信。还要注意，不需要上游逻辑120与芯片上下游逻辑128之间的物理接口。针对图1B还要理解，在具有集成下游逻辑128的给定系统中，所附连芯片外下游逻辑160是与下游逻辑128不同的实例，以及在一些实施例中可提供与下游逻辑128不同的功能性。以及在给定实现中，也可不存在PIPE PHY 140和逻辑160。仍然参照图1B，注意一对复用器126a和126b的存在，它们可基于给定系统配置来控制，以便实现上游逻辑120、PIPE PHY 125和/或下游逻辑128之间的通信。例如，假定一种系统，其中下游逻辑128和下游逻辑160是完全不同电路。在这种实现中，在SoC 110中的逻辑与下游逻辑128之间期望通信时，通信可经由上游逻辑120中的经修改接口 129进行。如果来自SoC 110中的组件的通信而是送往芯片外下游逻辑160，则通信可通过上游逻辑120 (即，通过相同经修改接口 )和复用器126、PIPE PHY125和140以及最终到达下游逻辑160。虽然在图1B的实施例中采用这个高级视图示出，但是要理解，本发明的范围并不局限于这个方面，以及在各个实施例中，更多附加电路可存在于SoC 110中。例如，在其它实施例中，下游逻辑128可经由另一个芯片上互连直接耦合到PHY 125，以便实现芯片外通信。在又一些实施例中，下游逻辑128可包括单独PHY或者与其关联，以便实现这个下游逻辑以及Sc。可经由另一个芯片外互连与其耦合的另一个芯片外组件之间的直接通信。现在参照图2，所示的是半导体芯片的第一逻辑与第二逻辑之间的直接连接的框图，其中第二逻辑属于将要结合到芯片中的第三方IP设计。也就是说，第一逻辑可属于硅制造商自己的设计，而第二逻辑可属于第三方。在大多数这类实现中，第一逻辑可被认为为上游逻辑，而第二逻辑被认为为下游逻辑。为了无需对这个逻辑的单独设计的任何哪一种修改来实现半导体芯片中的第二逻辑的结合，可进行对上游逻辑中的接口的修改，如上所述。如在图2中看到，两个逻辑可经由对应逻辑的媒体接入控制(MAC)层来耦合。注意，这个MAC层对应于链路-PHY接口的链路接口。具体来说，第一或上游逻辑205可包括MAC层210，而第二或下游逻辑225又可包括MAC层220。因为将不存在对下游逻辑225的修改，所以MAC层220可以是如设计用于这个独立IP逻辑块的常规MAC层。相比之下，MAC层210可从常规设计来修改。如所看到，这类MAC层均可经由内部互连与对应逻辑的数据链路层对接。仍然参照图2，各种芯片上链路或互连在两个逻辑之间直接耦合。虽然描述为直接的，但是要理解，在诸如图1B所示之类的各个实施例中，这个通信可经由诸如复用器之类的选择机构。但是，对这两个逻辑之间传递的信号没有进行处理等。如图2进一步所示，时钟源230可向两个逻辑提供时钟信号。在一个实施例中，全局可用时钟能够由两个连接链路层来共享(要注意，按常规，PHY将这个时钟提供给链路层，例如图2所示的MAC电路)。另外，公共全局重置信号(图2中未示出)可提供给上游和下游逻辑，该信号可从可存在于SoC或者其外部的重置控制逻辑来接收。具体参照所示信令，能够具有各种宽度的传送和接收数据(以及数据/命令指示符)可耦合在两个装置之间。即，来自逻辑205的传送数据可交叉耦合到MAC逻辑220的接收数据部分，反过来也是一样。类似地，针对命令信息，MAC逻辑220可向MAC层210的命令接收端口提供命令信号，这些命令接收端口是扩展端口，以便接收这种命令信息，并且使MAC层210能够相应地基于正常会提供给PHY装置的这些信号进行操作。但是要注意，来自正常会耦合到PHY的MAC逻辑120的命令信号以及正常会从PHY输入到MAC逻辑210中的状态信号被终止，使得MAC逻辑220保持未修改。另外，MAC层210还提供某些状态和控制信号，使得MAC层220能够响应这种信令而工作在其未修改状态。注意，命令和状态总线包括多个不同信号，下面详细描述其中一些。下表1-5提供如图2所示的存在的信令类型的基本描述。更具体来说，下表提供链路-PHY接口中存在的关于MAC层和PHY层的信号的信令的描述。虽然图2为了便于说明而没有示出PHY层，但是要理解，在各个实施例中，PHY装置能够存在于系统中，例如图1A和图1B所示。对于这些表，要注意，输入/输出可从PHY层的角度来定义。“输出”由PHY层(或者按照本发明的实施例的经修改链路接口)来驱动，以及描述为“输入”的信号由PHY层(或者按照本发明的实施例的经修改链路接口)来接收。在各个实施例中，‘并行’或MAC侧的所有信号可与PCLK是同步的，除了下面所述之外。与信号有关的其它细节能够见于上述PIPE PHY规范，这些表由此来改编。
权利要求
1.一种设备，包括: 上游逻辑，具有第一链路接口以实现与知识产权(IP)逻辑的通信，所述知识产权(IP)逻辑与所述上游逻辑一起适配在单个半导体芯片上，所述IP逻辑包括经由芯片上互连耦合到所述第一链路接口的第二链路接口，其中所述IP逻辑是相对所述上游逻辑的下游组件并且相对其中结合有所述IP逻辑的单独装置未经修改。
2.如权利要求1所述的设备，其中，所述第一链路接口从链路接口的规范设计经过修改，供结合到链路-物理接口模型中。
3.如权利要求2所述的设备，其中，所述第一链路接口包括第一逻辑部分以执行Peripheral Component Interconnect Express 架构(PIPE)规范的物理接口的功能性的至少一部分。
4.如权利要求2所述的设备，其中，所述第一链路接口输出单个信号以便模拟物理接口的接收器状态功能性，其中所述单个信号耦合到所述第二链路接口的多个接收器状态端□。
5.如权利要求2所述的设备，还包括反转器以反转从所述第二链路接口所接收的传送电空闲信号，其中所反转 的传送电空闲信号耦合到所述第一链路接口的接收器有效状态信号输入，以便实现物理接口功能性。
6.如权利要求1所述的设备，还包括复用器，所述复用器耦合到所述上游逻辑，以便接收来自所述上游逻辑的输出，并且向IP逻辑或者向耦合到所述复用器的物理接口提供所述输出。
7.如权利要求6所述的设备，其中，所述物理接口耦合到芯片外链路。
8.如权利要求1所述的设备，还包括向所述第一链路接口和所述第二链路接口提供公共时钟信号的时钟，所述时钟与所述设备的物理接口不关联。
9.如权利要求1所述的设备，其中，所述第一链路接口向所述第二链路接口提供物理状态信号，以便指示响应所述IP逻辑的低功率状态进入而向电空闲状态的虚拟转变。
10.如权利要求2所述的设备，还包括多个第一链路接口和多个第二链路接口，其中所述IP逻辑耦合到具有多个通道的芯片外互连。
11.如权利要求2所述的设备，其中，来自所述第一链路接口的传送数据交叉耦合到所述第二链路接口的接收端口，来自所述第二链路接口的传送数据交叉耦合到所述第一链路接口的接收端口，来自所述第一链路接口的传送控制数据交叉耦合到所述第二链路接口的控制接收端口，以及来自所述第二链路接口的传送控制数据交叉耦合到所述第一链路接口的控制接收端口。
12.—种芯片上系统(SoC),包括: 第一逻辑，具有从 Peripheral Component Interconnect Express 架构(PIPE)规范的物理接口的链路接口所修改的第一链路接口，以便模拟所述PIPE规范的物理(PHY)接口的一部分的功能性； 第二逻辑，经由芯片上互连耦合到所述第一逻辑，所述第二逻辑具有第二链路接口以便与所述第一链路接口进行通信，其中所述第二逻辑相对其中结合有所述第二逻辑的单独装置未经修改； PHY接口，实现与通过芯片外互连耦合到所述SoC的组件的通信；以及复用器，耦合在所述第一逻辑、所述第二逻辑和所述PHY接口之间，其中所述复用器控制成提供从所述第一链路接口到所述PHY接口和所述第二链路接口中的所选接口的通信。
13.如权利要求12所述的SoC，其中，所述第一链路接口还按照所述PIPE规范来处理从所述PHY接口所传递的信号。
14.如权利要求12所述的SoC，还包括多个第一链路接口和多个第二链路接口，以便实现从所述第二逻辑到经由具有多个通道的第二芯片外互连与所述SoC耦合的另一组件的通信。
15.如权利要求12所述的SoC，其中，所述第二逻辑的所述第二链路接口还经由第二芯片上互连耦合到所述PHY接口。
16.如权利要求12所述的SoC，其中，所述第一链路接口响应接收到从所述第二链路接口所接收的电空闲信号而模拟PHY接口功能性。
17.如权利要求12所述的SoC，其中，所述第一链路接口接收来自所述第二链路接口的传送检测接收信号，以及所述第一链路接口输出单个信号以向所述第二链路接口指示多个接收状态信号之一。
18.一种方法，包括: 配置芯片上系统(SoC)，包括: 第一逻辑，具有从 Peripheral Component Interconnect Express 架构(PIPE)规范的物理接口的链路接口所修改 的第一链路接口，以便模拟所述PIPE规范的物理(PHY)接口的一部分的功能性，从而实现经由链路-链路接口和链路-PHY接口的通信；以及 第二逻辑，经由芯片上互连耦合到所述第一逻辑，所述第二逻辑具有第二链路接口以便与所述第一链路接口进行通信，其中所述第二逻辑相对其中结合有所述第二逻辑的单独装置未经修改； 确定来自所述第一逻辑的通信是送往所述第二逻辑还是送往经由芯片外互连与所述SoC耦合的第三逻辑；以及 如果通信送往所述第三逻辑，则把来自所述第一链路接口的通信提供给所述PHY接口，以及如果通信送往所述第二逻辑，则把来自所述第一链路接口的通信提供给所述第二链路接口。
19.如权利要求18所述的方法，还包括当所述通信送往所述第二逻辑时，在所述第一链路接口中模拟PHY功能。
20.如权利要求18所述的方法，还包括在所述第一链路接口中接收来自所述第二逻辑的状态信号，以及在所述第一链路接口中处理所述状态信号以模拟至少一个PHY功能。
21.如权利要求18所述的方法，还包括终止来自所述第二链路接口的至少一个信号，使得所述至少一个信号没有提供给所述SoC的任何组件。
全文摘要
在一个实施例中，本发明包括逻辑，具有第一链路接口以实现与知识产权(IP)逻辑的通信，知识产权(IP)逻辑与该逻辑一起适配在单个半导体芯片上，其中IP逻辑包括经由芯片上互连与第一链路接口耦合的第二链路接口。这样，IP逻辑能够相对其中结合有IP逻辑的单独装置未经修改。描述并且要求保护其它实施例。
文档编号H03K19/0175GK103210589SQ201180055973
公开日2013年7月17日 申请日期2011年9月21日 优先权日2010年9月21日
发明者D.J.哈里曼, D.S.弗雷利希 申请人:英特尔公司