一种失调存储的低功耗高速比较器的制造方法
【专利摘要】本发明涉及一种失调存储的低功耗高速比较器，包括顺序连接的输入采样开关，前置放大器、耦合电容、二级预放大器和输出动态锁存器。本发明在传统预放大锁存比较器的基础上采用了失调电压存储的自动校零技术，并利用电源电压受控的反相器实现了一种新型的低功耗高速二级预放大器结构，通过平均电流控制技术，在降低平均功耗的同时提供一个高速高增益级。本发明总体上有效减少了比较器输入失调电压，在不显著增加功耗的基础上大幅提高比较器的速度，能够更好的满足高速数据转换器的设计需要。
【专利说明】—种失调存储的低功耗高速比较器
【技术领域】
[0001]本发明涉及混合信号集成电路【技术领域】，尤其涉及一种失调存储的低功耗高速比较器。
【背景技术】
[0002]随着半导体工艺技术的不断发展，数字系统由于其高可靠性、高集成度、低代价等优点，越来越普遍地应用于信号/信息处理，越来越多的传统模拟功能也在数字系统中得到实现。但是在大多数情况下，现实世界提供的是模拟信号。因此数据转换器(A/D、D/A)作为数字信号与模拟信号的接口，在信号处理系统中具有不可替代的作用。
[0003]应用中对数据转换器高速高精度的设计要求，为其中比较器的设计带来了挑战。比较器存在固有的失调电压，特别是带锁存器的比较器结构中，CMOS锁存器存在很大的失调电压，有时甚至达到几十毫伏，失调电压严重影响了比较器的精度。现有的预放大锁存比较器结构通过在锁存器和输入信号之间插入多级预放大增益级，有效降低了锁存器失调电压的影响，但是引入了前级预放大级的失调电压。通过引入多级预放大，将失调电压在后级存储，比较时补偿的自动校零(auto-zeroed)失调存储技术,虽然能够有效地减小失调电压的影响，但是比较器的整体功耗随着级数的增加恶化严重，另外级间延迟的累积也不可避免的影响了整个比较器的速度。功耗、速度、精度等方面的因素严重限制了预放大锁存比较器在高速高精度数据转化器中的应用。
【发明内容】
[0004]本发明的目的是提供一种失调电压存储的低功耗高速比较器，能够有效地减小甚至消除比较器失调电压的影响，同时，在控制平均功耗的基础上提高比较器的速度。
[0005]本发明公开的失调电压存储的低功耗高速比较器在传统预放大锁存比较器中采用了自动校零(auto-zeroed)失调存储技术:
[0006]在复位阶段，前置放大器输入接参考电平Vref，二级预放大器接成闭环单位增益
接法，两级预放大器的失调电压存储在耦合电容上；在放大阶段，输入信号被放大并传递
给输出动态锁存器，两级预放大器的失调电压同时被补偿校准。由于比较器采用输入失调
存储和输出失调存储，从而在复位阶段仅使用一组耦合电容实现了两级预放大级的失调补m
\-ΖΧ ο
[0007]为了在不显著增加功耗的前提下大幅提高比较器的整体速度，本发明实现了一种全新的低功耗高速增益级，该增益级的主体结构是电源电压受控的反相器。
[0008]通过控制反相器的电源电压，使其等于或略大于串联接法的PMOS晶体管和NMOS晶体管的阈值电压之和，此时反相器工作在弱反型和强反型的临界状态，可以在极低电源电压下工作，具有较高的直流增益，高的摆率，高共模输入范围和高电源效率，并且能够取得较高的增益和适中的带宽。当输入信号变化时，该工作状态下的反相器提供一个较大的瞬态电流，加快比较速度，而在输入信号稳定后，静态电流很小，这样就可以通过控制与信号变化相关的瞬态电流峰值，实现平均电流控制。采取这种方式，在降低平均功耗的同时提供了 一个高速高增益级，降低了静态功耗，提高比较器的整体速度。
[0009]本发明公开了四种由反相器实现的伪差分(pseudo-differential) 二级预放大器结构及其电源电压控制方法；公开了一种由所述伪差分二级预放大器作为增益级，采用自动校零(auto-zeroed)技术的预放大锁存比较器。
[0010]所述失调电压存储的低功耗高速比较器，包括顺序连接的输入采样开关，前置放大器、耦合电容、二级预放大器，输出动态锁存器，其中
[0011]所述输入米样开关，包括一对米样输入信号的开关和一对米样参考电压的开关，用于在复位(失调存储)阶段将输入接固定参考电平Vref，在比较阶段将输入接差分输入信号Vin ；
[0012]所述前置放大器，用于放大差分输入信号，需要保证该前置放大器有足够的带宽和增益，以减小高速比较器等效在输入端的总失调电压，提高该比较器的精度；
[0013]所述耦合电容，在复位(失调存储)阶段用于存储前置放大器的失调电压，在比较阶段用于将前置放大器输出变化量耦合到二级预放大器输入端；
[0014]所述伪差分二级预放大器，输入是耦合电容耦合到输入端的前置放大器输出变化量，用于再一次放大输入信号与参考信号的差值；通过平均电流控制技术，在降低平均功耗的同时提供一个高速高增益级，降低静态功耗，提高比较器的整体速度；
[0015]所述输出动态锁存器，用于将比较器输出结果建立到数字逻辑电平:在锁存时间内输出比较结果，并于后级锁存；在锁存阶段呈现输出高阻，后级电路保持锁存器结果。
[0016]优选的，所述伪差分二级预放大器包括，PMOS晶体管(302)，PMOS晶体管(303)，PMOS 晶体管(305)，PMOS 晶体管(307a)，PMOS 晶体管(307b)，NMOS 晶体管(304)，NMOS 晶体管(306)，NMOS晶体管(308a)，NMOS晶体管(308b)，运算放大器(309)，其中，PMOS晶体管(302) ,PMOS晶体管(303)的源极，NMOS晶体管(304)的漏极分别与电源相接；PM0S晶体管(302)的漏极和PMOS晶体管(302)的栅极相接，并与PMOS晶体管(303)的栅极相接，构成电流镜结构；PM0S晶体管(303)的漏极和PMOS晶体管(305)的源极相接，并与运算放大器(309)的正输入端相接；PM0S晶体管(305)的漏极和PMOS晶体管(305)的栅极相接，并与NMOS晶体管(306)的漏极和栅极相接，NMOS晶体管(306)的源极与地相接，构成偏置电路；NM0S晶体管(304)的栅极和运算放大器(309)的输出端(312)相接，NMOS晶体管(304)的源极和运算放大器(309)的负输入端相接，构成一个稳压电路；PM0S晶体管(307a)的源极和PMOS晶体管(307b)的源极相接，并与运算放大器(309)的负输入端相接；PM0S晶体管(307a)的栅极和NMOS晶体管(308a)的栅极相接，作为所述二级预放大器的正输入端
(105)，PMOS晶体管(307a)的漏极和NMOS晶体管(308a)的漏极相接，作为所述二级预放大器的负输出端(107)，NMOS晶体管(308a)的源极接地；PM0S晶体管(307b)的栅极和NMOS晶体管(308b)的栅极相接，作为所述二级预放大器的负输入端(106)，PM0S晶体管(307b)的漏极和NMOS晶体管(308b)的漏极相接，作为所述二级预放大器的正输出端(108)，NMOS晶体管(308b)的源极接地。
[0017]所述伪差分二级预放大器，其特征在于，PMOS晶体管(302)的宽长比和PMOS晶体管(303)的宽长比设置是成比例的，PMOS晶体管(307a)的宽长比和PMOS晶体管(307b)的宽长比设置是匹配的，NMOS晶体管(308a)的宽长比和NMOS晶体管(308b)的宽长比设置是匹配的，PMOS晶体管(305)的宽长比是PMOS晶体管(307a/b)宽长比的两倍，NMOS晶体管(306)的宽长比是NMOS晶体管(308a/b)宽长比的两倍，NMOS晶体管(304)和运算放大器(309)构成的稳压电路，用于稳定PMOS晶体管(307a/b)的源端电压。
[0018]优选的，在另一种实现中，所述伪差分二级预放大器包括，PMOS晶体管(302)，PMOS 晶体管(303)，PMOS 晶体管(305)，PMOS 晶体管(307a)，PMOS 晶体管(307b)，PMOS 晶体管(400)，NMOS晶体管(306)，NMOS晶体管(308a)，NMOS晶体管(308b)，运算放大器(309)，其中，PMOS晶体管(302)、PM0S晶体管(303)的源极，PMOS晶体管(400)的源极分别与电源相接；PM0S晶体管(302)的漏极和PMOS晶体管(302)的栅极相接，并与PMOS晶体管(303)的栅极相接，构成电流镜结构；PM0S晶体管(303)的漏极和PMOS晶体管(305)的源极相接，并与运算放大器(309)的负输入端相接；PM0S晶体管(305)的漏极和PMOS晶体管(305)的栅极相接，并与NMOS晶体管(306)的漏极和栅极分别相接，NMOS晶体管(306)的源极与地相接，构成偏置电路；PM0S晶体管(400)的栅极和运算放大器(309)的输出端(312)相接，PMOS晶体管(400)的漏极和运算放大器(309)的正输入端相接，构成一个稳压电路；PMOS晶体管(307a)的源极和PMOS晶体管(307b)的源极相接，并与运算放大器(309)的正输入端相接；PM0S晶体管(307a)的栅极和NMOS晶体管(308a)的栅极相接，作为所述二级预放大器的正输入端(105)，PMOS晶体管(307a)的漏极和NMOS晶体管(308a)的漏极相接，作为所述二级预放大器的负输出端(107)，NMOS晶体管(308a)的源极接地；PM0S晶体管(307b)的栅极和NMOS晶体管(308b)的栅极相接，作为所述二级预放大器的负输入端(106)，PM0S晶体管(307b)的漏极和NMOS晶体管(308b)的漏极相接，作为所述二级预放大器的正输出端(108)，NMOS晶体管(308b)的源极接地。
[0019]所述的伪差分二级预放大器，其特征在于，PMOS晶体管(302)的宽长比和PMOS晶体管(303)的宽长比设置是成比例的，PMOS晶体管(307a)的宽长比和PMOS晶体管(307b)的宽长比设置是匹配的，NMOS晶体管(308a)的宽长比和NMOS晶体管(308b)的宽长比设置是匹配的，PMOS晶体管(305)的宽长比是PMOS晶体管(307a/b)宽长比的两倍，NMOS晶体管(306)的宽长比是NMOS晶体管(308a/b)宽长比的两倍，PMOS晶体管(400)和运算放大器(309)构成的稳压电路，用于稳定PMOS晶体管(307a/b)的源端电压。
[0020]优选的，在另一种实现中，所述伪差分二级预放大器包括，PMOS晶体管(302)，PMOS 晶体管(307a)，PMOS 晶体管(307b)，PMOS 晶体管(500)，NMOS 晶体管(308a)，NMOS 晶体管(308b)，其中，PMOS晶体管(302)的源极，PMOS晶体管(500)的源极分别与电源相接；PMOS晶体管(302)的漏极和PMOS晶体管(302)的栅极相接，并与PMOS晶体管(500)的栅极相接，构成电流镜结构；PM0S晶体管(307a)的源极和PMOS晶体管(307b)的源极相接，并与PMOS晶体管(500)的漏极相接；PM0S晶体管(307a)的栅极和NMOS晶体管(308a)的栅极相接，作为所述二级预放大器的正输入端(105)，PMOS晶体管(307a)的漏极和NMOS晶体管(308a)的漏极相接，作为所述二级预放大器的负输出端(107)，NM0S晶体管(308a)的源极接地；PMOS晶体管(307b)的栅极和NMOS晶体管(308b)的栅极相接，作为所述二级预放大器的负输入端(106)，PMOS晶体管(307b)的漏极和NMOS晶体管(308b)的漏极相接，作为所述二级预放大器的正输出端(108)，NMOS晶体管(308b)的源极接地。
[0021]所述的伪差分二级预放大器，其特征在于，所述PMOS晶体管(302)的宽长比和PMOS晶体管(500)的宽长比设置是成比例的，PMOS晶体管(307a)的宽长比和PMOS晶体管(307b)的宽长比设置是匹配的，NMOS晶体管(308a)的宽长比和NMOS晶体管(308b)的宽长比设置是匹配的。 [0022]优选的，在另一种实现中，所述伪差分二级预放大器包括，PMOS晶体管(302)，PMOS 晶体管(303)，PMOS 晶体管(305)，PMOS 晶体管(307a)，PMOS 晶体管(307b)，PMOS 晶体管(600)，NMOS 晶体管(306)，NMOS 晶体管(308a)，NMOS 晶体管(308b)，NMOS 晶体管(601)，NMOS晶体管(602)，其中，PMOS晶体管(302) ,PMOS晶体管(303)的源极，PMOS晶体管(600)的源极分别与电源相接；PM0S晶体管(302)的漏极和PMOS晶体管(302)的栅极相接，并与PMOS晶体管(303)的栅极，PMOS晶体管(600)的栅极相接，构成电流镜结构；PM0S晶体管(303)的漏极和NMOS晶体管(602)的漏极和栅极相接，并与NMOS晶体管(601)的栅极相接；PM0S晶体管(305)的源极与NMOS晶体管(602)的源极相接，PMOS晶体管(305)的漏极和PMOS晶体管(305)的栅极相接，并与NMOS晶体管(306)的漏极和栅极相接，NMOS晶体管(306)的源极与地相接，构成偏置电路；PM0S晶体管(600)的漏极与NMOS晶体管(601)的漏极相接；PM0S晶体管(307a)的源极和PMOS晶体管(307b)的源极相接，并NMOS晶体管(601)的源极相接；PM0S晶体管(307a)的栅极和NMOS晶体管(308a)的栅极相接，作为所述二级预放大器的正输入端(105)，PMOS晶体管(307a)的漏极和NMOS晶体管(308a)的漏极相接，作为所述二级预放大器的负输出端(107)，NMOS晶体管(308a)的源极接地；PM0S晶体管(307b)的栅极和NMOS晶体管(308b)的栅极相接，作为所述二级预放大器的负输入端(106)，PMOS晶体管(307b)的漏极和匪OS晶体管(308b)的漏极相接，作为所述二级预放大器的正输出端(108)，NMOS晶体管(308b)的源极接地。
[0023]所述的伪差分二级预放大器，其特征在于，PMOS晶体管(302)的宽长比和PMOS晶体管(303)的宽长比设置是成比例的，所述PMOS晶体管(302)的宽长比和PMOS晶体管(600)的宽长比设置是成比例的，PMOS晶体管(307a)的宽长比和PMOS晶体管(307b)的宽长比设置是匹配的，NMOS晶体管(308a)的宽长比和NMOS晶体管(308b)的宽长比设置是匹配的，PMOS晶体管(305)的宽长比是PMOS晶体管(307a/b)宽长比的两倍，NMOS晶体管
(306)的宽长比是NMOS晶体管(308a/b)宽长比的两倍。
[0024]上述技术方案中的至少一项技术方案具有如下有益效果:实现了一种新型的失调电压存储的预放大锁存比较器结构，该比较器在传统的失调存储技术的基础上，采用一种全新的低功耗高速二级预放大器结构，通过平均电流控制技术，在降低平均功耗的同时提供一个高速高增益级，总体上有效减少了比较器输入失调电压，在不显著增加功耗的基础上大幅提高比较器的速度，能够更好的满足高速高精度模数转换器的设计需要。
【专利附图】
【附图说明】
[0025]图1为本发明的失调存储的低功耗高速比较器的功能结构原理图；
[0026]图2至图5为图1中新型伪差分二级预放大器的电路原理图，图2-5分别为四种实施例；
[0027]图6至图7为图1中前置放大器的电路原理图；
[0028]图8为图1中动态锁存器的电路原理图；
[0029]图9为图1中失调存储的低功耗高速比较器的一种实施例。【具体实施方式】
[0030]下面结合附图对本发明作进一步描述。在此，本发明的示意性实施例及说明用于解释本发明，不作为对本发明的限定。
[0031]图1说明本发明的实施例中的失调存储的超高速比较器的功能结构原理图，该超高速比较器包括顺序连接的的输入采样开关(114-117)，前置放大器(100)、耦合电容(103、104)、伪差分二级预放大器(300)，输出动态锁存器(200)，其中
[0032]采样开关(114-117)，用于在复位(失调存储)阶段将输入接固定参考电平Vref，在比较时间将输入接差分输入信号Vin ；
[0033]前置放大器(100)，采用二级管接法的PMOS负载，或者电阻负载的全差分输入结构，用于放大差分输入信号，需要保证该前置放大器有足够的带宽和增益，以减小超高速比较器等效在输入端的总失调电压，提高该比较器的精度；
[0034]耦合电容(103、104)，在复位(失调存储)阶段用于存储前置放大器的失调电压，在比较阶段用于将前置放大器输出变化量耦合到二级预放大器输入端；
[0035]伪差分二级预放大器(300)，输入是耦合电容耦合到输入端的前置放大器输出变化量，用于再一次放大输入信号与参考信号的差值，通过平均电流控制技术，在降低平均功耗的同时提供一个高速高增益级，降低静态功耗，提高比较器的整体速度；
[0036]输出动态锁存器(200)，由两个交叉耦合反相器、NMOS共源级输入对管、开关管组成，用于放大所述二级预放大器的输出信号，并将前级比较结果建立到数字逻辑输出电平。在输出时间内输出比较结果，并在后级锁存；在锁存阶段呈现输出高阻，后级电路保持锁存器输出结果。
[0037]根据图1结构，在复位(失调存储)阶段，复位开关101，102闭合，输入采样开关114、117闭合，115、116断开，输入端接到固定参考电平Vref，第一级前置放大器100的输入失调电压Vosl被存储在耦合电容103、104上，与此同时，由于二级预放大器300被接成单位增益的闭环结构，该二级预放大器的失调电压Vos2也被耦合电容103、104采样并存储；在比较阶段，复位开关101，102断开，输入采样开关114、117断开，115,116闭合，输入端接收真正的输入信号Vin,该输入信号被放大并传递给输出动态锁存器200,在放大传输的同时，存储在耦合电容上的失调电压被补偿。在输出阶段，动态锁存器200将前级输出迅速建立到数字逻辑输出电平，由于该动态锁存器的输入失调电压VosL等效到比较器输出端要经过两个增益级的衰减，在图1结构中，该失调电压的影响可以忽略。由此完成了对输入信号的比较放大和失调电压的存储和补偿。
[0038]图2是图1中伪差分二级预放大器(300)的一种实施例，所述二级预放大器(300)包括，PMOS 晶体管(302)，PMOS 晶体管(303)，PMOS 晶体管(305)，PMOS 晶体管(307a)，PMOS晶体管(307b)，NMOS晶体管(304)，NMOS晶体管(306)，NMOS晶体管(308a)，NMOS晶体管(308b)，运算放大器(309)，其中
[0039]PMOS晶体管(302)、PMOS晶体管(303)的源极，NMOS晶体管(304)的漏极分别与电源相接；PM0S晶体管(302)的漏极和PMOS晶体管(302)的栅极相接，并与PMOS晶体管
(303)的栅极相接，构成电流镜结构；PM0S晶体管(303)的漏极和PMOS晶体管(305)的源极相接，并与运算放大器(309)的正输入端相接；PM0S晶体管(305)的漏极和PMOS晶体管(305)的栅极相接，并与NMOS晶体管(306)的漏极和栅极相接，NMOS晶体管(306)的源极与地相接，构成偏置电路；NMOS晶体管(304)的栅极和运算放大器(309)的输出端(312)相接，NMOS晶体管(304)的源极和运算放大器(309)的负输入端相接，构成一个稳压电路；PMOS晶体管(307a)的源极和PMOS晶体管(307b)的源极相接，并与运算放大器(309)的负输入端相接；PM0S晶体管(307a)的栅极和NMOS晶体管(308a)的栅极相接，作为所述二级预放大器的正输入端(105)，PMOS晶体管(307a)的漏极和NMOS晶体管(308a)的漏极相接，作为所述二级预放大器的负输出端(107)，NMOS晶体管(308a)的源极接地；PM0S晶体管(307b)的栅极和NMOS晶体管(308b)的栅极相接，作为所述二级预放大器的负输入端(106)，PMOS晶体管(307b)的漏极和NMOS晶体管(308b)的漏极相接，作为所述二级预放大器的正输出端(108)，NMOS晶体管(308b)的源极接地。
[0040]在复位(失调存储)阶段，二级预放大器被接成单位增益的闭环结构，输入端105、106，输出端107、108被复位到中间电平，由于耦合电容(103、104)的存在，该中间电平不需要与前述前置放大器(100)的输出共模电平一致，提高了设计的灵活性。在比较放大进行阶段，输入端(105、106)通过耦合电容的交流耦合作用，接收到前述前置放大器(100)的输出信号，由于此时PMOS晶体管(307a、307b)和NMOS晶体管(308a、308b)同时处于导通状态，能够提供一个较高的增益，将输入信号迅速区分开到一个较高的电压差；而由于运算放大器(309)和NMOS晶体管(304)构成的稳压器存在，当运放增益足够大时，节点314电压保持与节点313电压相等，随着输入端电压差的增大，当达到设计的幅度时，即比较放大阶段完成时，PMOS晶体管(307a)、NM0S晶体管(308b)关断(假设105的节点电压高于节点106的电压)，整个二级预放大级除偏置电路以外不消耗功耗。因此，所述实施例在比较阶段能够提供高增益，比较完成以后不消耗功耗，实现了一个整体上高速低功耗的二级预放大级。
[0041]图3是图1中伪差分二级预放大器(300)的另一种实施例，所述二级预放大器(300)包括，PMOS 晶体管(302)，PMOS 晶体管(303)，PMOS 晶体管(305)，PMOS 晶体管(307a)，PMOS 晶体管(307b)，PMOS 晶体管(400)，NMOS 晶体管(306)，NMOS 晶体管(308a)，NMOS 晶体管(308b)，运算放大器(309)，其中
[0042]PMOS晶体管(302)、PMOS晶体管(303)的源极，PMOS晶体管(400)的源极分别与电源相接；PM0S晶体管(302)的漏极和PMOS晶体管(302)的栅极相接，并与PMOS晶体管
(303)的栅极相接，构成电流镜结构；PM0S晶体管(303)的漏极和PMOS晶体管(305)的源极相接，并与运算放大器(309)的负输入端相接；PM0S晶体管(305)的漏极和PMOS晶体管(305)的栅极相接，并与NMOS晶体管(306)的漏极和栅极相接，NMOS晶体管(306)的源极与地相接，构成偏置电路；PMOS晶体管(400)的栅极和运算放大器(309)的输出端(312)相接，PMOS晶体管(400)的漏极和运算放大器(309)的正输入端相接，构成一个稳压电路；PMOS晶体管(307a)的源极和PMOS晶体管(307b)的源极相接，并与运算放大器(309)的正输入端相接；PM0S晶体管(307a)的栅极和NMOS晶体管(308a)的栅极相接，作为所述二级预放大器的正输入端(105)，PMOS晶体管(307a)的漏极和NMOS晶体管(308a)的漏极相接，作为所述二级预放大器的负输出端(107)，NMOS晶体管(308a)的源极接地；PM0S晶体管(307b)的栅极和NMOS晶体管(308b)的栅极相接，作为所述二级预放大器的负输入端
(106)，PMOS晶体管(307b)的漏极和NMOS晶体管(308b)的漏极相接，作为所述二级预放大器的正输出端(108)，NMOS晶体管(308b)的源极接地。
[0043]相比于图2中的实施例，图3所述实施例中采用运算放大器(309)与PMOS晶体管(400)构成的稳压电路结构，替换了前述运算放大器(309)与NMOS晶体管(304)构成的稳压电路结构，提高了所述二级预放大器的电源抑制(PSRR)。
[0044]图4是图1中伪差分二级预放大器(300)的另一种实施例，所述二级预放大器(300)包括，PMOS晶体管(302)，PMOS晶体管(307a)，PMOS晶体管(307b)，PMOS晶体管(500)，NMOS 晶体管(308a)，NMOS 晶体管(308b)，其中
[0045]PMOS晶体管(302)的源极，PMOS晶体管(500)的源极分别与电源相接；PM0S晶体管(302)的漏极和PMOS晶体管(302)的栅极相接，并与PMOS晶体管(500)的栅极相接，构成电流镜结构；PM0S晶体管(307a)的源极和PMOS晶体管(307b)的源极相接，并与PMOS晶体管(500)的漏极相接；PM0S晶体管(307a)的栅极和NMOS晶体管(308a)的栅极相接，作为所述二级预放大器的正输入端(105)，PMOS晶体管(307a)的漏极和NMOS晶体管(308a)的漏极相接，作为所述二级预放大器的负输出端(107)，NMOS晶体管(308a)的源极接地；PMOS晶体管(307b)的栅极和NMOS晶体管(308b)的栅极相接，作为所述二级预放大器的负输入端(106)，PMOS晶体管(307b)的漏极和NMOS晶体管(308b)的漏极相接，作为所述二级预放大器的正输出端(108)，NMOS晶体管(308b)的源极接地。
[0046]该实施例中，采用PMOS晶体管(500)作为尾电流管，代替了前述实施例中的稳压电路，节约了运放和偏置电路的功耗。需要注意的是，在输入信号电压摆幅较小时，在比较出结果以后，PMOS晶体管(307a)，NMOS晶体管(308a)和PMOS晶体管(307b)，NMOS晶体管(308b)的两路电流并不完全关断，在一定程度上增加平均功耗的同时，却减小了节点314在不同状态下流过电流的变化，减小了节点314的电压波动，降低了所述二级预放大器对电源电压的影响。
[0047]图5是图1中伪差分二级预放大器(300)的另一种实施例，所述二级预放大器(300)包括，PMOS 晶体管(302)，PMOS 晶体管(303)，PMOS 晶体管(305)，PMOS 晶体管(307a)，PMOS 晶体管(307b)，PMOS 晶体管(600)，NMOS 晶体管(306)，NMOS 晶体管(308a)，NMOS 晶体管(308b)，NMOS晶体管(601)，NMOS晶体管(602)，其中
[0048]PMOS晶体管(302)、PMOS晶体管(303)的源极，PMOS晶体管(600)的源极分别与电源相接；PM0S晶体管(302)的漏极和PMOS晶体管(302)的栅极相接，并与PMOS晶体管
(303)的栅极，PMOS晶体管(600)的栅极相接，构成电流镜结构；PM0S晶体管(303)的漏极和NMOS晶体管(602)的漏极和栅极相接，并与NMOS晶体管(601)的栅极相接；PM0S晶体管(305)的源极与NMOS晶体管(602)的源极相接，PMOS晶体管(305)的漏极和PMOS晶体管(305)的栅极相接，并与NMOS晶体管(306)的漏极和栅极相接，NMOS晶体管(306)的源极与地相接，构成偏置电路；PM0S晶体管(600)的漏极与NMOS晶体管(601)的漏极相接；PMOS晶体管(307a)的源极和PMOS晶体管(307b)的源极相接，并NMOS晶体管(601)的源极相接；PM0S晶体管(307a)的栅极和NMOS晶体管(308a)的栅极相接，作为所述二级预放大器的正输入端(105)，PMOS晶体管(307a)的漏极和NMOS晶体管(308a)的漏极相接，作为所述二级预放大器的负输出端(107)，NMOS晶体管(308a)的源极接地；PM0S晶体管(307b)的栅极和NMOS晶体管(308b)的栅极相接，作为所述二级预放大器的负输入端(106)，PM0S晶体管(307b)的漏极和NMOS晶体管(308b)的漏极相接，作为所述二级预放大器的正输出端(108)，NMOS晶体管(308b)的源极接地。
[0049]相比于图4中的实施例， 图5实施例中在尾电流与节点314之间增加了一个NMOS晶体管(601)，并增加了相应的偏置电路。通过合理设计NMOS晶体管(601)、PMOS晶体管(307a) ,NMOS晶体管(308a) ,PMOS晶体管(307b)和NMOS晶体管(308b)的尺寸，所述实施例在输入信号电压摆幅较小时，在比较出结果以后，PMOS晶体管(307a)，NMOS晶体管(308a)和PMOS晶体管(307b)，NMOS晶体管(308b)的两路电流能够实现完全关断，而在比较阶段，通过尾电流PMOS晶体管(600)仍然能提供足够的电流，实现高的增益，提高速度。同时，所述实施例相比图4中说明的实施例具有更高的电源抑制(PSRR)。
[0050]图6是图1中的前置放大器(100)的一种经典结构，该结构中，所述前置放大器100 包括，PMOS 晶体管(202)，PMOS 晶体管(203)，NMOS 晶体管(204)，NMOS 晶体管(205)，NMOS晶体管(206)，NMOS晶体管(207)，尾电流源(208)，其中
[0051]PMOS晶体管(202)的源极、PMOS晶体管(203)的源极分别与电源相接；PM0S晶体管(202)的漏极和PMOS晶体管(202)的栅极相接，PMOS晶体管(203)的漏极和PMOS晶体管(203)的栅极相接；PM0S晶体管(202)的漏极和NMOS晶体管(204)的漏极相接，PMOS晶体管(203)的漏极和NMOS晶体管(205)的漏极相接；NM0S晶体管(204)的栅极和NMOS晶体管(205)的栅极相接，共同的栅极接偏置电压Vbias，构成共栅级；NMOS晶体管(206)的栅极接采样开关(I 14、115)，NMOS晶体管(207)的栅极接采样开关(I 16、117)，NMOS晶体管(206)的漏极接NMOS晶体管(204)的源极，NMOS晶体管(207)的漏极接NMOS晶体管(205)的源极，NMOS晶体管(206)的源极与NMOS晶体管(207)的源极相接，并接尾电流(208)，构成全差分输入结构。NMOS晶体管(204)和NMOS晶体管(205)组成的共栅级的引入，隔离了输入差分对(206、207)与输出节点(109、110)，在比较器状态改变时能有效降低输出节点(109,110)对输出端(112，113)的电容回踢效应(kick-back)，同时显著减小了输出差分对寄生电容对输出节点(109、110)的影响，提高比较器速度。
[0052]图7是图1中的前置放大器(100)的另一种经典结构，该结构中，所述前置放大器100包括，电阻(209)，电阻(210)，NMOS晶体管(204)，NMOS晶体管(205)，NMOS晶体管(206)，NMOS晶体管(207)，尾电流源(208)，其中
[0053]电阻(209)的一端、电阻(210)的一端分别与电源相接；电阻(209)的另一端和NMOS晶体管(204)的漏极相接，NMOS和电阻(210)的另一端和NMOS晶体管(205)的漏极相接；NM0S晶体管(204)的栅极和NMOS晶体管(205)的栅极相接，共同的栅极接偏置电压Vbias，构成共栅级；NM0S晶体管(206)的栅极接采样开关(I 14、115)，NMOS晶体管(207)的栅极接采样开关(116、117)，NMOS晶体管(206)的漏极接NMOS晶体管(204)的源极，NMOS晶体管(207)的漏极接NMOS晶体管(205)的源极，NMOS晶体管(206)的源极与NMOS晶体管(207)的源极相接，并接尾电流(208)，构成全差分输入结构。由于电阻负载能提供更高的输出摆幅范围，该电阻负载的实施例特别地，在低电源电压的应用中表现出优于图6中所述实施例的性能。
[0054]图8是图1中输出动态锁存器(200)的一种经典结构，所述动态锁存器(200)包括，PMOS 晶体管(702)，PMOS 晶体管(703)，PMOS 晶体管(704)，PMOS 晶体管(705)，NMOS 晶体管(706)，NMOS 晶体管(707)，NMOS 晶体管(708)，NMOS 晶体管(709)，NMOS 晶体管(710)，NMOS晶体管(711)，其中
[0055]PMOS晶体管(702)的源极，PMOS晶体管(703)的源极，PMOS晶体管(704)的源极，PMOS晶体管(705)的源极分别与电源相接；PM0S晶体管(702)的漏极与PMOS晶体管(703)的漏极相接，并与PMOS晶体管(704)的栅极，NMOS晶体管(706)的漏极分别相接；PM0S晶体管(705)的漏极与PMOS晶体管(704)的漏极相接，并与PMOS晶体管(703)的栅极，NMOS晶体管(707)的漏极分别相接；PM0S晶体管(702)的栅极分别与PMOS晶体管(705)的栅极，NMOS晶体管(706)的栅极，NMOS晶体管(707)的栅极相接，作为锁存控制信号输入端；NMOS晶体管(708)的漏极与NMOS晶体管(709)的漏极相接，并与NMOS晶体管(710)的栅极，NMOS晶体管(706)的源极分别相接；NM0S晶体管(711)的漏极与NMOS晶体管(710)的漏极相接，并与NMOS晶体管(709)的栅极，NMOS晶体管(707)的源极分别相接；NM0S晶体管(708)的栅极作为所述动态锁存器的正输入端；NMOS晶体管(711)的栅极作为所述动态锁存器的负输入端；NM0S晶体管(708)的源极，NMOS晶体管(709)的源极，NMOS晶体管
(710)的源极，NMOS晶体管(711)的源极分别接地。
[0056]所述动态锁存器结构是一种经典结构，在比较阶段，锁存控制信号Latch为高，NMOS晶体管(706)、NMOS晶体管(707)导通，PMOS晶体管(702)、PMOS晶体管(705)关断，PMOS晶体管(703)、PM0S晶体管(704)、NM0S晶体管(709)和NMOS晶体管(710)构成交叉耦合的反相器结构，当输入对管NMOS晶体管(708)和NMOS晶体管(711)的栅极接收到前述二级预放大电路输出的一个电压差时，交叉耦合的正反馈特性能够迅速将该比较结果建立到数字逻辑电平输出；
[0057]在锁存阶段，锁存控制信号Latch为低，NMOS晶体管(706) ,NMOS晶体管(707)关断，PMOS晶体管(702)、PMOS晶体管(705)导通，PMOS晶体管(703)、PMOS晶体管(704)、NMOS晶体管(709)和NMOS晶体管(710)构成的交叉耦合的反相器结构断开，输出节点123、节点124被拉至高电平，输出结果不对输入端的信号作出响应，通过合理设计后级锁存单兀，完成锁存功能。
[0058]所述动态锁存器(200)在比较阶段，输入对管NMOS晶体管(708)和NMOS晶体管
(711)的漏端直接接在交叉耦合反相器的信号建立节点，能提高整个动态锁存器的对输入信号的响应速度；在锁存阶段，通过断开交叉耦合反相器并将输出节点(123、124)拉高完成锁存操作，此时，所述动态锁存器(200)没有静态功耗。
[0059]图9给出图1所述失调补偿的超高速比较器的一种实施例，所述实施例体现出低失调、高速、低静态功耗的优良性能。
[0060]以上所述仅是本发明的优选实施方案，应当指出，对于本【技术领域】的普遍技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
【权利要求】
1.一种失调存储的低功耗高速比较器，其特征在于，包括:顺序连接的输入采样开关，前置放大器、耦合电容、伪差分二级预放大器，输出动态锁存器，其中 所述伪差分二级预放大器采用电源电压受控制的反相器实现，通过平均电流控制技术，在降低平均功耗的同时提供一个高速高增益级，降低静态功耗，提高比较器的整体速度。
2.根据权利要求1所述的失调存储的低功耗高速比较器，其特征在于，所述伪差分二级预放大器包括，PMOS晶体管(302)，PMOS晶体管(303)，PMOS晶体管(305)，PMOS晶体管(307a)，PMOS 晶体管(307b)，NMOS 晶体管(304)，NMOS 晶体管(306)，NMOS 晶体管(308a)，NMOS晶体管(308b)，运算放大器(309)，其中，PMOS晶体管(302)、PMOS晶体管(303)的源极，NMOS晶体管(304)的漏极分别与电源相接；PM0S晶体管(302)的源极和PMOS晶体管(302)的栅极相接，并与PMOS晶体管(303)的栅极相接，构成电流镜结构；PM0S晶体管(303)的漏极和PMOS晶体管(305)的源极相接，并与运算放大器(309)的正输入端相接；PMOS晶体管(305)的漏极和PMOS晶体管(305)的栅极相接，并与NMOS晶体管(306)的漏极和栅极相接，NMOS晶体管(306)的源极与地相接，构成偏置电路；NM0S晶体管(304)的栅极和运算放大器(309)的输出端(312)相接，NMOS晶体管(304)的源极和运算放大器(309)的负输入端相接，构成一个稳压电路；PMOS晶体管(307a)的源极和PMOS晶体管(307b)的源极相接，并与运算放大器(309)的负输入端相接；PM0S晶体管(307a)的栅极和NMOS晶体管(308a)的栅极相接，作为所述二级预放大器的正输入端(105)，PM0S晶体管(307a)的漏极和NMOS晶体管(308a)的漏极相接，作为所述二级预放大器的负输出端(107)，NMOS晶体管(308a)的源极接地；PM0S晶体管(307b)的栅极和NMOS晶体管(308b)的栅极相接，作为所述二级预放大器的负输入端(106)，PMOS晶体管(307b)的漏极和NMOS晶体管(308b)的漏极相接，作为所述二级预 放大器的正输出端(108)，NMOS晶体管(308b)的源极接地。
3.根据权利要求2所述的伪差分二级预放大器，其特征在于，所述PMOS晶体管(302)的宽长比和PMOS晶体管(303) 的宽长比设置是成比例的，PMOS晶体管(307a)的宽长比和PMOS晶体管(307b)的宽长比设置是匹配的，NMOS晶体管(308a)的宽长比和NMOS晶体管(308b)的宽长比设置是匹配的，PMOS晶体管(305)的宽长比是PMOS晶体管(307a/b)宽长比的两倍，NMOS晶体管(306)的宽长比是NMOS晶体管(308a/b)宽长比的两倍，NMOS晶体管(304)和运算放大器(309)构成的稳压电路，用于稳定PMOS晶体管(307a/b)的源端电压。
4.根据权利要求1所述的失调存储的低功耗高速比较器，其特征在于，在另一种实现中，所述伪差分二级预放大器包括，PMOS晶体管(302)，PMOS晶体管(303)，PMOS晶体管(305)，PMOS晶体管(307a)，PMOS 晶体管(307b)，PMOS 晶体管(400)，NMOS 晶体管(306)，NMOS晶体管(308a)，NMOS晶体管(308b)，运算放大器(309)，其中，PMOS晶体管(302) ,PMOS晶体管(303)的源极，PMOS晶体管(400)的源极分别与电源相接；PMOS晶体管(302)的源极和PMOS晶体管(302)的栅极相接，并与PMOS晶体管(303)的栅极相接，构成电流镜结构；PMOS晶体管(303)的漏极和PMOS晶体管(305)的源极相接，并与运算放大器(309)的负输入端相接；PM0S晶体管(305)的漏极和PMOS晶体管(305)的栅极相接，并与NMOS晶体管(306)的漏极和栅极相接，NMOS晶体管(306)的源极与地相接，构成偏置电路；PMOS晶体管(400)的栅极和运算放大器(309)的输出端(312)相接，PMOS晶体管(400)的漏极和运算放大器(309)的正输入端相接，构成一个稳压电路；PMOS晶体管(307a)的源极和PMOS晶体管(307b)的源极相接，并与运算放大器(309)的正输入端相接；PM0S晶体管(307a)的栅极和NMOS晶体管(308a)的栅极相接，作为所述二级预放大器的正输入端(105)，PMOS晶体管(307a)的漏极和NMOS晶体管(308a)的漏极相接，作为所述二级预放大器的负输出端(107), NMOS晶体管(308a)的源极接地；PM0S晶体管(307b)的栅极和NMOS晶体管(308b)的栅极相接，作为所述二级预放大器的负输入端(106)，PM0S晶体管(307b)的漏极和NMOS晶体管(308b)的漏极相接，作为所述二级预放大器的正输出端(108)，NM0S晶体管(308b)的源极接地。
5.根据权利要求4所述的伪差分二级预放大器，其特征在于，所述PMOS晶体管(302)的宽长比和PMOS晶体管(303)的宽长比设置是成比例的，PMOS晶体管(307a)的宽长比和PMOS晶体管(307b)的宽长比设置是匹配的，NMOS晶体管(308a)的宽长比和NMOS晶体管(308b)的宽长比设置是匹配的，PMOS晶体管(305)的宽长比是PMOS晶体管(307a/b)宽长比的两倍，NMOS晶体管(306)的宽长比是NMOS晶体管(308a/b)宽长比的两倍，PMOS晶体管(400)和运算放大器(309)构成的稳压电路，用于稳定PMOS晶体管(307a/b)的源端电压。
6.根据权利要求1所述的失调存储的低功耗高速比较器，其特征在于，在另一种实现中，所述伪差分二级预放大器包括，PMOS晶体管(302)，PMOS晶体管(307a)，PMOS晶体管(307b)，PMOS 晶体管(500)，NMOS 晶体管(308a)，NMOS 晶体管(308b)，其中，PMOS 晶体管(302)的源极，PMOS晶体管(500)的源极分别与电源相接；PM0S晶体管(302)的源极和PMOS晶体管(302)的栅极相接，并与PMOS晶体管(500)的栅极相接，构成电流镜结构；PM0S晶体管(307a)的源极和PMOS晶体管(307b)的源极相接，并与PMOS晶体管(500)的漏极相接；PM0S晶体管(307a)的栅极和NMOS晶体管(308a)的栅极相接，作为所述二级预放大器的正输入端(105)，PMOS晶体管(307a)的漏极和NMOS晶体管(308a)的漏极相接，作为所述二级预放大器的负输出端(107)，NMOS晶体管(308a)的源极接地；PM0S晶体管(307b)的栅极和NMOS晶体管(308b)的 栅极相接，作为所述二级预放大器的负输入端(106)，PM0S晶体管(307b)的漏极和NMOS晶体管(308b)的漏极相接，作为所述二级预放大器的正输出端(108)，NMOS晶体管(308b)的源极接地。
7.根据权利要求6所述的的伪差分二级预放大器，其特征在于，所述PMOS晶体管(302)的宽长比和PMOS晶体管(500)的宽长比设置是成比例的，PMOS晶体管(307a)的宽长比和PMOS晶体管(307b)的宽长比设置是匹配的，NMOS晶体管(308a)的宽长比和NMOS晶体管(308b)的宽长比设置是匹配的。
8.根据权利要求1所述的失调存储的低功耗高速比较器，其特征在于，在另一种实现中，所述伪差分二级预放大器包括，PMOS晶体管(302)，PMOS晶体管(303)，PMOS晶体管(305)，PMOS 晶体管(307a)，PMOS 晶体管(307b)，PMOS 晶体管(600)，NMOS 晶体管(306)，NMOS 晶体管(308a)，NMOS 晶体管(308b)，NMOS 晶体管(601)，NMOS 晶体管(602)，其中，PMOS晶体管(302) ,PMOS晶体管(303)的源极，PMOS晶体管(600)的源极分别与电源相接；PMOS晶体管(302)的源极和PMOS晶体管(302)的栅极相接，并与PMOS晶体管(303)的栅极，PMOS晶体管(600)的栅极相接，构成电流镜结构；PM0S晶体管(303)的漏极和NMOS晶体管(602)的漏极和栅极相接，并与NMOS晶体管(601)的栅极相接；PM0S晶体管(305)的源极与NMOS晶体管(602)的源极相接，PMOS晶体管(305)的漏极和PMOS晶体管(305)的栅极相接，并与NMOS晶体管(306)的漏极和栅极相接，NMOS晶体管(306)的源极与地相接，构成偏置电路；PM0S晶体管(600)的漏极与NMOS晶体管(601)的漏极相接；PM0S晶体管(307a)的源极和PMOS晶体管(307b)的源极相接，并NMOS晶体管(601)的源极相接；PMOS晶体管(307a)的栅极和NMOS晶体管(308a)的栅极相接，作为所述二级预放大器的正输入端(105)，PMOS晶体管(307a)的漏极和NMOS晶体管(308a)的漏极相接，作为所述二级预放大器的负输出端(107)，NMOS晶体管(308a)的源极接地；PM0S晶体管(307b)的栅极和NMOS晶体管(308b)的栅极相接，作为所述二级预放大器的负输入端(106)，PMOS晶体管(307b)的漏极和NMOS晶体管(308b)的漏极相接，作为所述二级预放大器的正输出端(108)，NMOS晶体管(308b)的源极接地。
9.根据权利要求8所述的的伪差分二级预放大器，其特征在于，所述PMOS晶体管(302)的宽长比和PMOS晶体管(303)的宽长比设置是成比例的，所述PMOS晶体管(302)的宽长比和PMOS晶体管(600)的宽长比设置是成比例的，PMOS晶体管(307a)的宽长比和PMOS晶体管(307b)的宽长比设置是匹配的，NMOS晶体管(308a)的宽长比和NMOS晶体管(308b)的宽长比设置是匹配的，PMOS晶体管(305)的宽长比是PMOS晶体管(307a/b)宽长比的两倍，NMOS晶体管(306)的宽长比是NMOS晶体管(308a/b)宽长比的两倍。
【文档编号】H03K5/22GK103546127SQ201210238414
【公开日】2014年1月29日 申请日期:2012年7月11日 优先权日:2012年7月11日
【发明者】陈蒙, 鲁文高, 王冠男, 方然, 游立, 肖永强, 张雅聪, 陈中建, 吉利久 申请人:北京大学