占空比调整电路及其方法

占空比调整电路及其方法
【专利摘要】本发明公开了一种占空比调整电路及其方法，其中占空比调整电路包括多个内插电路、一边缘检测电路及一延迟链。各个内插电路接收多个相位时脉，并且以此多个相位时脉中的二内插出一内插时脉。其中，此多个相位时脉具有相同频率但不同相位。边缘检测电路电性连接延迟链，并且根据内插时脉的边缘产生输出时脉。根据本发明的占空比调整电路及其方法，是利用相位内插法进行占空比的粗调并利用延迟链进行占空比的微调，藉以得到50%占空比的输出时脉。
【专利说明】占空比调整电路及其方法
【技术领域】
[0001]本发明是关于50%占空比(duty cycle)的时脉信号的产生技术，特别是关于占空比调整电路及其方法。
【背景技术】
[0002]在很多高速高性能的应用中，都会需要提供50%占空比(duty cycle)的时脉信号供系统使用。举例来说，在双存取同步动态随机存取存储器(double data ratesynchronous dynamic random-access memory ;DDR SDRAM)系统中，会同时使用时脉信号的上升缘和下降缘进行数据处理，以达到在同等时脉频率下，数据传输率增加一倍的目的。在这种应用下，必须要求时脉信号具有准确的50%占空比，否则就会减小数据处理时的时序空余(timing margin),进而降低数据传输率。
[0003]一般的调整电路是使用二延迟链(delay chain)来分别调整时脉信号的上升缘和下降缘的延迟，以使其具有50%占空比。但这种调整方式难以提供较大的调节范围(例如:时脉信号的时脉周期的10%以上)。虽然此种调整方式可具有较高的调整精度(例如:lps/step)，但也因而限制调整电路的使用范围和输出精度。
[0004]也就是说，在此种调整方法中，完全是使用延迟链来进行延时(delay)调整，因此调整电路需要有大于正/负10%之时脉周期的调整能力，也就是说，延迟链的延时调整范围需要大于时脉周期的20%。以DDR SDRAM系统为例，为满足需求，延迟链的延时调整范围大约在数百ps (picosecond ;皮秒)左右。由于延迟链本身具有一定比例的固定延时，因此在满足调整范围要求的同时，还会额外加入一部分的固定延时。举例而言，假设延迟链的调整范围是600ps到Ins (nanosecond ;奈秒),在延迟链进行400ps可变延时的同时,延迟链本身还加入了 600ps的固定延时。然而，在很多应用中通常不希望有过大的额外延时产生。另夕卜，由于延迟链本身受外界因素(例如:温度、电压、工艺漂移等)的影响很大，延时变化可能会有2到3倍以上，因此为了在所有情况下都满足调整范围的要求，延迟链的最大延时通常会需要过度设计(over-design)到要求调整范围的2倍以上。如此一来，更使得调整电路的额外延时的问题更加严重，并且也增加调整电路的面积和功耗。另一方面，为了有更高的调整精度，延迟链的调整解析度(tuning resolution)需要设到很小,例如:lps/step (每步延迟I皮秒)。在这种大调整范围和高调整精度的情况下，延迟链中会需要大量的单位延迟单元(delay cell)，使得调整电路的复杂度大为增加，并且寄生效应的影响也更难控制，进而增加调整电路的面积和功耗。

【发明内容】

[0005]在一些实施例中，一种占空比调整电路包括多个内插电路、一边缘检测电路及一延迟链。
[0006]各个内插电路接收多个相位时脉，并且以此些相位时脉中之二内插出一内插时脉。其中，此多个相位时脉具有相同频率但不同相位。边缘检测电路电性连接延迟链，并且根据各个内插时脉的边缘产生输出时脉。
[0007]在一些实施例中，一种占空比调整方法包括利用相位内插法基于多相位之时脉信号提供二内插时脉、以此二内插时脉分别控制输出时脉的上升缘及下降缘以及输出控制后的输出时脉。
[0008]综上所述，根据本发明的占空比调整电路及其方法，是利用相位内插法进行占空比的粗调并利用延迟链进行占空比的微调，藉以得到50%占空比的输出时脉。在一些实施例中，通过相位内插法的粗调可降低微调的调整范围，因而相对降低延迟链所需的单位。在一些实施例中，由于使用稳定性较高的内插电路来降低延迟链的规模，因而可相对降低调整电路的复杂度、面积和功耗。
【专利附图】

【附图说明】
[0009]图1是根据本发明第一实施例的占空比调整电路的示意图。
[0010]图2是图1中边缘检测电路的相关信号的时序图。
[0011]图3是图1中内插电路的相关信号的时序图。
[0012]图4是一实施例的延迟链的示意图。
[0013]图5是另一实施例的延迟链的示意图。
[0014]图6是根据本发明第二实施例的占空比调整电路的示意图。
[0015]图7是根据本发明第三实施例的占空比调整电路的示意图。
[0016]其中，附图标记说明如下:
[0017]100占空比调整电路
[0018]110第一内插电路
[0019]112第一选择单元
[0020]114第一相位内插器
[0021]130第二内插电路
[0022]132第二选择单元
[0023]134第二相位内插器。
[0024]150边缘检测电路
[0025]152第一逻辑电路
[0026]1521 与门
[0027]1523 反相器
[0028]154第二逻辑电路
[0029]1541 或非门
[0030]1543 反相器
[0031]156円锁器
[0032]170延迟链
[0033]171?17k延迟单元
[0034]CK[η:O]时脉信号
[0035]CK[i]相位时脉
[0036]CK[i+l]相位时脉[0037]CK[j]相位时脉
[0038]CK[j+l]相位时脉
[0039]CK[O]相位时脉
[0040]CK[I]相位时脉
[0041]CK[3]相位时脉
[0042]CK [4]相位时脉
[0043]CK [7]相位时脉
[0044]CKl内插时脉
[0045]CKI’延迟后的内插时脉
[0046]CK2内插时脉
[0047]CK2’延迟后的内插时脉
[0048]CKout输出时脉
[0049]CKout ’延迟后的输出时脉
[0050]Ds第一逻辑信号
[0051]Dr第二逻辑信号
[0052]S设置端
[0053]R重置端
[0054]Sr控制信号
[0055]Sf控制信号
[0056]Mll第一电流源
[0057]Ml2第二电流源
[0058]M13第三电流源
[0059]M14第四电流源
[0060]M21第一晶体管
[0061]M22第二晶体管
[0062]M23第三晶体管
[0063]M24第四晶体管
[0064]VDD电压源
[0065]SI第一信号
[0066]S2第二信号
[0067]S3第三信号
[0068]S4第四信号
【具体实施方式】
[0069]以下述及的术语“第一”及“第二”，其用以区别所指的元件，而非用以排序或限定所指元件的差异性，且亦非用以限制本发明的范围。
[0070]本发明提出的占空比调整电路可包括:多个内插电路、边缘检测电路和延迟链。为方便描述，参照图1，以具有二个内插电路(分别称为第一内插电路Iio和第二内插电路130)的实施例进行说明。[0071]第一内插电路110耦接至边缘检测电路150的一输入端，而第二内插电路130耦接至边缘检测电路150的另一输入端。延迟链170电性连接至边缘检测电路150。在此实施例中，延迟链170耦接至边缘检测电路150的输出端。
[0072]具有多相位的时脉信号CK[η:O]输入至第一内插电路110和第二内插电路130。于此，时脉信号CK[n:0]为具有相同频率但不同相位的η个相位时脉。其中，η为大于I的整数。
[0073]第一内插电路110以时脉信号CK[n:0](即,η个相位时脉)中的相位时脉CK[i]以及CK[i+l]内插出一内插时脉CK1。其中，i为O到η之间的任一整数，且相位时脉CK[i]、CK[i+l]为η个相位时脉中相位相邻的任二者。
[0074]第二内插电路130亦会以时脉信号CK[n:0]中的二相位时脉CK[j]、CK[j+l]内插出一内插时脉CK2。其中，j为O到η之间的任一整数。在一些实施例中，二相位时脉CK[j]、CK[j+l]为η个相位时脉中相位相邻的任二者。
[0075]边缘检测电路150接收内插时脉CK1、CK2，并且检测内插时脉CK1、CK2的边缘，以根据内插时脉CK1、CK2的边缘触发产生一输出时脉CKout。在一些实施例中，边缘检测电路150检测内插时脉CKl的上升缘触发以及内插时脉CK2的下降缘触发，以得到输出时脉CKout。换言之，输出时脉CKout的上升缘是对应于内插时脉CKl的上升缘，而输出时脉CKout的下降缘则是对应于内插时脉CKl的下降缘。
[0076]于此，利用延迟链170对输出时脉CKout的占空比进行微调。延迟链170接收并延迟输出时脉CKout，以输出延迟后的输出时脉CKout’。于此，此延迟后的输出时脉CKout’即具有50%占空比。
[0077]在一些实施例中，参照图1及2，边缘检测电路150可具有多个逻辑电路和一闩锁器156。此多个逻辑电路分别对应内插电路。于此，各逻辑电路主要是由逻辑元件构成。为方便描述，以下以二逻辑电路(分别称为第一逻辑电路152和第二逻辑电路154)进行说明。
[0078]第一逻辑电路152对应于第一内插电路110,而第二逻辑电路154对应于第二内插电路130。于此，第一逻辑电路152耦接在第一内插电路110和闩锁器156之间，并且第二逻辑电路154耦接在第二内插电路130和闩锁器156之间。
[0079]第一逻辑电路152接收内插时脉CK1，并且检测内插时脉CKl的上升缘。第二逻辑电路154接收内插时脉CK2，并且检测内插时脉CK2的下降缘。
[0080]闩锁器156的二输入端分别接收第一逻辑电路152的输出(以下称为第一逻辑信号Ds)和第二逻辑电路154的输出(以下称为第二逻辑信号Dr)，并且响应第一逻辑信号Ds出和第二逻辑信号Dr而产生输出时脉CKout。
[0081]在一些实施例中，第一逻辑电路152可包括一与门(AND gate) 1521。与门1521的二输入端分别接收内插时脉CKl及反相之内插时脉CK1。并且,与门1521会对内插时脉CKl及反相的内插时脉CKl进行逻辑运算，因而产生第一逻辑信号Ds。其中，可利用反相器1523对内插时脉CKl作补数运算来产生反相的内插时脉CKl。
[0082]第二逻辑电路154可包括一或非门(NOR gate)1541。或非门1541的二输入端分另Ij接收内插时脉CK2及反相的内插时脉CK2。并且，或非门1541会对内插时脉CK2及反相的内插时脉CK2进行逻辑运算，因而产生第二逻辑信号Dr。其中，可利用反相器1543对内插时脉CK2作补数运算来产生反相的内插时脉CK2。[0083]于此，闩锁器156可为一 RS闩锁器。RS闩锁器的设置端(set input)S接收与门1521的输出Ds，且RS闩锁器的重置端(reset input) R接收或非门1541的输出Dr0
[0084]在一些实施例中，参照图1，各个内插电路的电路组件大致上相同。于此，此多个内插电路是利用相位内插法来进行时脉信号CK[n:0]的占空比的粗调，以产生用以控制输出时脉CKout的上升缘的内插时脉CKl和用以控制输出时脉CKout的下降缘的内插时脉CK2。在一些实施例中，各个内插电路的调整解析度(tuning resolution)为1/256=0.5%的时脉信号CK[n:0]的时脉周期。举例来说，假设时脉信号CK[n:0]的频率为800MHz，粗调的调整解析度则为4.9ps。
[0085]其中，各个内插电路可包括选择单元和相位内插器。换言之，第一内插电路110包括第一选择单元112和第一相位内插器114。第二内插电路130包括第二选择单元132和第二相位内插器134。
[0086]第一相位内插器114耦接在第一选择单元112和边缘检测电路150之间。第一选择单元112接收η个相位时脉(B卩，时脉信号CK[η:O])及控制信号Sr，并且根据第一控制信号Sr从η个相位时脉中选择二个相位时脉CK[i]、CK[i+l]。第一相位内插器114接收第一选择单元112选择的二个相位时脉CK[i]、CK[i+l]，并且利用此二相位时脉CK[i]、CK[i+l]内插出内插时脉CK1。
[0087]第二相位内插器134耦接在第二选择单元132和边缘检测电路150之间。第二选择单元132接收η个相位时脉(B卩，时脉信号CK[η:O])及控制信号Sf，并且根据控制信号Sf从η个相位时脉中选择二个相位时脉CK[j]、CK[j+l]。第二相位内插器134接收第二选择单元132选择的二个相位时脉CK[j]、CK[j+l]，并且利用此二相位时脉CK[j]、CK[j+l]内插出内插时脉CK2。在一些实 施例中，i等于j。
[0088]参照图1及3，以n=7(即，时脉信号CK[7:0]为8个相位时脉CK[O]、CK[ 1]~CK[3]、CK[4]^CK[7])且各个内插电路的调整解析度为1/256时脉周期为例，假设二控制信号Sr、Sf的值均为100，则各个内插电路所输出的内插时脉均为一个时脉周期的100/256。此时，选择单兀则从时脉信号CK[7:0]中选择第四个相位时脉CK[3]跟第五个相位时脉CK[4]。并且，由相位内插器对第四个相位时脉CK[3]和第五个相位时脉CK[4]进行内插。于此，在相位内插器中，第四个相位时脉CK[3]具有28/32的驱动(driving)强度，而第五个相位时脉CK[4]具有4/32的驱动强度。因此，相位内插器可产生相当于时脉信号CK[7:0]的一个时脉周期的100/256的延迟的内插时脉。
[0089]在相位内插器的基本功能正常的情况下，相位内插器对于内插时脉的延迟调整范围只与控制信号的值有关，而与温度，电压和工艺等外界因素无关，因此相对延迟链的调整方式，相位内插器能提供稳定的不随外界因素变化的调整范围。举例而言，假设设定输出延迟的调整范围是±12.5%，相位内插器的调整范围基本不会随温度、电压和工艺等因素变化而变化，但延迟链的调节范围则会随外界因素变化而改变2倍以上。
[0090]在一些实施例中，参照图4,延迟链170包括至少一延迟单元171~17k。其中，k为正整数。由于延迟单元为本领域的技术人员所熟知，故于此不再赘述。
[0091]在一些实施例中，参照图5，延迟链170包括多个电流源、第一晶体管M21、第二晶体管M22、第三晶体管M23和第四晶体管M24。于此，各个电流源可包括至少一晶体管。当各个电流源为多个晶体管时，各个电流源中的晶体管为并联设置。为方便描述，以下以四个电流源为例，分别称为第一电流源Ml 1、第二电流源M12、第三电流源M13和第四电流源M14。
[0092]第一电流源Mll的第一端耦接至电压源VDD，并且第一电流源Mll的第二端耦接至第一晶体管M21的第一端。第一电流源Mll的控制端接收第一信号SI，以由第一信号SI控制第一电流源Mll的运作。
[0093]第一晶体管M21的第二端耦接至第二晶体管M22的第一端、第三晶体管M23的控制端及第四晶体管M24的控制端。第一晶体管M21的控制端和第二晶体管M22的控制端连接至闩锁器156(边缘检测电路150)的输出端，以接收输出时脉CKout并由输出时脉CKout控制第一晶体管M21和第二晶体管M22的运作。
[0094]第二电流源M12的第一端耦接至第二晶体管M22的第二端，并且第二电流源M12的第二端耦接至接地。第二电流源M12的控制端接收第二信号S2，以由第二信号S2控制第二电流源Ml2的运作。
[0095]第三电流源M13的第一端耦接至电压源VDD，并且第三电流源M13的第二端耦接至第三晶体管M23的第一端。第三电流源M13的控制端接收第三信号S3，以由第三信号S3控制第三电流源M13的运作。
[0096]第三晶体管M23的第二端耦接至第四晶体管M24的第一端，并且第四晶体管M24的第二端耦接至第四电流源M14的第一端。
[0097]第四电流源M14的第二端耦接至接地，并且第四电流源M14的控制端接收第四信号S4，以由第四信号S4控制第四电流源M14的运作。
[0098]在一些实施例中，当第一信号SI和第四信号S4为可变值而第二信号S2和第三信号S3为定值时，延迟链170可进行输出时脉CKout的下降缘的延迟。反之，当第一信号SI和第四信号S4为定值而第二信号S2和第三信号S3为可变值时，延迟链170可进行输出时脉CKout的上升缘的延迟。
[0099]在一些实施例中，可通过调整第一电流源Ml I和第四电流源M14的尺寸，致使延迟链170进行输出时脉CKout的下降缘的延迟。举例来说，利用第一信号SI和第四信号S4分别控制第一电流源Mll和第四电流源M14中晶体管启动(ON)的数量，来致使延迟链170对输出时脉CKout的下降缘进行对应时间的延迟。
[0100]在一些实施例中，可通过调整第二电流源M12和第三电流源M13的尺寸，致使延迟链170进行输出时脉CKout的上升缘的延迟。举例来说，利用第二信号S2和第三信号S3分别控制第二电流源M12和第三电流源M13中晶体管启动(ON)的数量，来致使延迟链170对输出时脉CKout的上升缘进行对应时间的延迟。
[0101]在一些实施例中，延迟链170可设置在内插电路和边缘检测电路150之间。
[0102]参照图6，延迟链170耦接在第二内插电路130和边缘检测电路150之间，藉以进行下降缘的微调。延迟链170接收内插时脉CK2，并且对内插时脉CK2进行延迟处理以输出延迟后的内插时脉CK2’。而后，边缘检测电路150则检测内插时脉CKl的边缘触发和延迟后的内插时脉CK2’的边缘触发产生输出时脉CKout。通过调整控制信号Sr、Sf和延迟链的延迟，边缘检测电路150所输出之输出时脉CKout可具有50%占空比。
[0103]此外，参照图7，延迟链170亦可耦接在第一内插电路110和边缘检测电路150之间，藉以进行上升缘的微调。延迟链170接收内插时脉CK1，并且对内插时脉CKl进行延迟处理以输出延迟后的内插时脉CKI’。而后，边缘检测电路150则检测延迟后的内插时脉CKI’的边缘触发和内插时脉CK2的边缘触发产生输出时脉CKout。通过调整控制信号Sr、Sf和延迟链的延迟，边缘检测电路150所输出之输出时脉CKout可具有50%占空比。
[0104]综上所述，根据本发明的占空比调整电路及其方法，是利用相位内插法进行占空比的粗调并利用延迟链进行占空比的微调，藉以得到50%占空比的输出时脉。在一些实施例中，通过相位内插法的粗调可降低微调的调整范围，因而相对降低延迟链所需的单位。在一些实施例中，由于使用稳定性较高之内插电路来降低延迟链的规模，因而可相对降低调整电路的复杂度、面积和功耗。
【权利要求】
1.一种占空比调整电路，包括:多个内插电路，每一该内插电路接收多个相位时脉，并以该多个相位时脉中的二个相位时脉内插出一内插时脉，该多个相位时脉具有相同频率但不同相位；一边缘检测电路，根据该多个内插时脉的边缘产生一输出时脉；以及一延迟链，电性连接该边缘检测电路。
2.如权利要求1所述的占空比调整电路,其中各该内插电路包括:一选择单元，依据一控制信号从该多个相位时脉中选择二该相位时脉；以及一相位内插器，利用受选的二该相位时脉内插出该内插时脉。
3.如权利要求2所述的占空比调整电路，其中受选的二该相位时脉的相位相邻。
4.如权利要求1所述的占空比调整电路,其中该边缘检测电路包括:多个逻辑电路，分别对应该多个内插电路，分别用以检测对应的该内插时脉的上升缘和下降缘中之一；以及一闩锁器，用以基于该多个逻辑电路的输出产生该输出时脉。
5.如权利要求4所述的占空比调整电路，其中该延迟链电性连接在该闩锁器的输出端，以延迟该输出时脉。
6.如权利要求4所述的 占空比调整电路，其中该多个逻辑电路包括:一第一逻辑电路，电性连接在对应的该内插电路与该闩锁器之间，以检测对应的该内插时脉的上升缘；以及一第二逻辑电路，电性连接在对应的该内插电路与该闩锁器之间，以检测对应的该内插时脉的下升缘。
7.如权利要求1所述的占空比调整电路，其中该延迟链电性连接在该多个内插电路中之一者和该边缘检测电路之间，以延迟对应的该内插时脉。
8.如权利要求7所述的占空比调整电路，其中该边缘检测电路包括:一第一逻辑电路，电性连接至该多个内插电路中的另一者，以检测对应的该内插时脉的上升缘；一第二逻辑电路，电性连接至该延迟链，用以检测延迟后的该内插时脉的下降缘；以及一闩锁器，用以基于该第一逻辑电路和该第二逻辑电路的输出产生该输出时脉。
9.如权利要求7所述的占空比调整电路，其中该边缘检测电路包括:一第一逻辑电路，电性连接至该延迟链，用以检测延迟后的该内插时脉的上升缘；一第二逻辑电路，电性连接至该些内插电路中的另一者，以检测对应的该内插时脉的下降缘；以及一闩锁器，用以基于该第一逻辑电路和该第二逻辑电路的输出产生该输出时脉。
10.如权利要求1所述的占空比调整电路，其中该延迟链包括:串接的至少一延迟单J Li ο
11.如权利要求1所述的占空比调整电路，其中该延迟链包括:多个晶体管，用以根据一第一信号以及一第二信号延迟该输出时脉以输出延迟后的该输出时脉。
12.—种占空比调整方法，包括:利用相位内插法基于多相位的时脉信号提供二内插时脉；以该二内插时脉分别控制一输出时脉的上升缘及下降缘；以及输出控制后的该输出时脉。
13.如权利要求12所述的占空比调整方法，其中该控制步骤包括:分别检测该二内插时脉的上缘触发及下缘触发来产生该输出时脉。
14.如权利要求12所述的占空比调整方法，其中该检测步骤包括:逻辑检测该二内插时脉中之一者的上升缘以产生一第一逻辑信号；逻辑检测该二内插时脉中的另一者的下降缘以产生一第二逻辑信号；以及利用一闩锁器响应该第一逻辑信号和该第二逻辑信号而产生该输出时脉。
15.如权利要求12所述的占空比调整方法，其中该输出步骤包括:利用一延迟链延迟控制后的该输出时脉；以及输出延迟后的该输出时脉。
16.如权利要求12所述的占空比调整方法，其中各该内插时脉的提供步骤包括:接收多个相位时脉，其中该多个相位时脉具有相同频率但不同相位；选择该多个相位时脉中的二个；以及内插处理受选的二该相位时脉以产生该内插时脉。
17.如权利要求16所述的占空比调整方法，其中各该内插时脉的提供步骤更包括:利用一延迟链延迟产生的该内插时脉。
18.如权利要求16所述 的占空比调整方法，其中受选的二该相位时脉的相位相邻。
【文档编号】H03K3/017GK103795375SQ201210422863
【公开日】2014年5月14日 申请日期:2012年10月30日 优先权日:2012年10月30日
【发明者】刘烨 申请人:瑞昱半导体股份有限公司